Subversion Repositories diogenes

version 3








0




CLOCK_LIST_BEGIN
CLOCK_LIST_END
SIGNAL_LIST_BEGIN
SIGNAL_LIST_END
SIGNALS_NOT_ON_DISPLAY
SIGNALS_NOT_ON_DISPLAY_END
MARKER_LIST_BEGIN
MARKER_LIST_END
MEASURE_LIST_BEGIN
MEASURE_LIST_END
SIGNAL_ORDER_BEGIN
/sio_testbench/UUT/gclk
/sio_testbench/UUT/diogenes_cpu/pipestage1/pc
/sio_testbench/UUT/diogenes_cpu/pipestage2/instr
/sio_testbench/UUT/diogenes_cpu/pipestage2/big_op
/sio_testbench/UUT/diogenes_cpu/pipestage2/reg1full
/sio_testbench/UUT/diogenes_cpu/pipestage2/reg2full
/sio_testbench/UUT/diogenes_cpu/pipestage2/sop1
/sio_testbench/UUT/diogenes_cpu/pipestage2/sop2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop1
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fw_pc
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwshiftop
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/addr
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/we
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/din
/sio_testbench/UUT/diogenes_cpu/pipestage3/memr
/sio_testbench/UUT/diogenes_cpu/pipestage3/extaddr
/sio_testbench/UUT/extdout
/sio_testbench/UUT/diogenes_cpu/pipestage3/extwr
/sio_testbench/UUT/diogenes_cpu/pipestage3/result
/sio_testbench/UUT/diogenes_cpu/pipestage3/regaddr
/sio_testbench/UUT/diogenes_cpu/pipestage1/r
/sio_testbench/UUT/diogenes_cpu/pipestage1/brzero
/sio_testbench/UUT/diogenes_cpu/pipestage1/newpc
/sio_testbench/UUT/diogenes_cpu/pipestage1/curpc
SIGNAL_ORDER_END
DIFFERENTIAL_CLKS_BEGIN
DIFFERENTIAL_CLKS_END
DIVIDERS_BEGIN
DIVIDERS_END
SIGPROPS_BEGIN
/sio_testbench/UUT/gclk
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/pc
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/instr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/big_op
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/reg1full
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/reg2full
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/sop1
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/sop2
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop1
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop2
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fw_pc
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwshiftop
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/addr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/we
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/din
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/memr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/extaddr
2
2
/sio_testbench/UUT/extdout
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/extwr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/result
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/regaddr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/r
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/brzero
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/newpc
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/curpc
2
2
SIGPROPS_END