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<!-- Product Version: Vivado v2020.1 (64-bit)              -->
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<!-- Copyright 1986-2020 Xilinx, Inc. All Rights Reserved.   -->

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      <Filter Type="Constrs"/>
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      <File Path="$PSRCDIR/constrs_1/new/Nexys-A7-100T.xdc">
        <FileInfo>
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      <Config>
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    <FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
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    <FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
      <Filter Type="Utils"/>
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        </FileInfo>
      </File>
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        <Option Name="TopAutoSet" Val="TRUE"/>
      </Config>
    </FileSet>
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  <Simulators>
    <Simulator Name="XSim">
      <Option Name="Description" Val="Vivado Simulator"/>
      <Option Name="CompiledLib" Val="0"/>
    </Simulator>
    <Simulator Name="ModelSim">
      <Option Name="Description" Val="ModelSim Simulator"/>
    </Simulator>
    <Simulator Name="Questa">
      <Option Name="Description" Val="Questa Advanced Simulator"/>
    </Simulator>
    <Simulator Name="Riviera">
      <Option Name="Description" Val="Riviera-PRO Simulator"/>
    </Simulator>
    <Simulator Name="ActiveHDL">
      <Option Name="Description" Val="Active-HDL Simulator"/>
    </Simulator>
  </Simulators>
  <Runs Version="1" Minor="11">
    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xa7a100tcsg324-1Q" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="true" IncrementalCheckpoint="$PSRCDIR/utils_1/imports/synth_1/top.dcp" WriteIncrSynthDcp="true" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2019"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2019"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="impl_1" Type="Ft2:EntireDesign" Part="xa7a100tcsg324-1Q" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_1" SynthRun="synth_1" IncludeInArchive="true" GenFullBitstream="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2019"/>
        <Step Id="init_design"/>
        <Step Id="opt_design"/>
        <Step Id="power_opt_design"/>
        <Step Id="place_design"/>
        <Step Id="post_place_power_opt_design"/>
        <Step Id="phys_opt_design" EnableStepBool="1"/>
        <Step Id="route_design"/>
        <Step Id="post_route_phys_opt_design"/>
        <Step Id="write_bitstream"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2019"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
  </Runs>
  <MsgRule>
    <MsgAttr Name="RuleType" Val="0"/>
    <MsgAttr Name="Limit" Val="-1"/>
    <MsgAttr Name="NewSeverity" Val="ANY"/>
    <MsgAttr Name="Id" Val="Synth 8-3332"/>
    <MsgAttr Name="Severity" Val="ANY"/>
    <MsgAttr Name="ShowRule" Val="1"/>
    <MsgAttr Name="RuleSource" Val="16"/>
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    <MsgAttr Name="StringsToMatch" Val="WARNING: [Netlist 29-345] The value of SIM_DEVICE on instance &apos;clock_generator_inst/inst/clkout1_buf&apos; of type &apos;BUFGCE&apos; is &apos;ULTRASCALE&apos;; it is being changed to match the current FPGA architecture, &apos;7SERIES&apos;. For functional simulation to match hardware behavior, the value of SIM_DEVICE should be changed in the source netlist."/>
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