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TimeQuest Timing Analyzer report for mesi_iscTue Dec 25 14:04:07 2012Quartus II 32-bit Version 12.0 Build 263 08/02/2012 Service Pack 2 SJ Web Edition---------------------; Table of Contents ;---------------------1. Legal Notice2. TimeQuest Timing Analyzer Summary3. Parallel Compilation4. SDC File List5. Clocks6. Slow 1200mV 85C Model Fmax Summary7. Slow 1200mV 85C Model Setup Summary8. Slow 1200mV 85C Model Hold Summary9. Slow 1200mV 85C Model Recovery Summary10. Slow 1200mV 85C Model Removal Summary11. Slow 1200mV 85C Model Minimum Pulse Width Summary12. Slow 1200mV 85C Model Setup: 'clk'13. Slow 1200mV 85C Model Hold: 'clk'14. Slow 1200mV 85C Model Minimum Pulse Width: 'clk'15. Setup Times16. Hold Times17. Clock to Output Times18. Minimum Clock to Output Times19. Slow 1200mV 85C Model Metastability Report20. Slow 1200mV 0C Model Fmax Summary21. Slow 1200mV 0C Model Setup Summary22. Slow 1200mV 0C Model Hold Summary23. Slow 1200mV 0C Model Recovery Summary24. Slow 1200mV 0C Model Removal Summary25. Slow 1200mV 0C Model Minimum Pulse Width Summary26. Slow 1200mV 0C Model Setup: 'clk'27. Slow 1200mV 0C Model Hold: 'clk'28. Slow 1200mV 0C Model Minimum Pulse Width: 'clk'29. Setup Times30. Hold Times31. Clock to Output Times32. Minimum Clock to Output Times33. Slow 1200mV 0C Model Metastability Report34. Fast 1200mV 0C Model Setup Summary35. Fast 1200mV 0C Model Hold Summary36. Fast 1200mV 0C Model Recovery Summary37. Fast 1200mV 0C Model Removal Summary38. Fast 1200mV 0C Model Minimum Pulse Width Summary39. Fast 1200mV 0C Model Setup: 'clk'40. Fast 1200mV 0C Model Hold: 'clk'41. Fast 1200mV 0C Model Minimum Pulse Width: 'clk'42. Setup Times43. Hold Times44. Clock to Output Times45. Minimum Clock to Output Times46. Fast 1200mV 0C Model Metastability Report47. Multicorner Timing Analysis Summary48. Setup Times49. Hold Times50. Clock to Output Times51. Minimum Clock to Output Times52. Board Trace Model Assignments53. Input Transition Times54. Signal Integrity Metrics (Slow 1200mv 0c Model)55. Signal Integrity Metrics (Slow 1200mv 85c Model)56. Signal Integrity Metrics (Fast 1200mv 0c Model)57. Setup Transfers58. Hold Transfers59. Report TCCS60. Report RSKM61. Unconstrained Paths62. TimeQuest Timing Analyzer Messages----------------; Legal Notice ;----------------Copyright (C) 1991-2012 Altera CorporationYour use of Altera Corporation's design tools, logic functionsand other software and tools, and its AMPP partner logicfunctions, and any output files from any of the foregoing(including device programming or simulation files), and anyassociated documentation or information are expressly subjectto the terms and conditions of the Altera Program LicenseSubscription Agreement, Altera MegaCore Function LicenseAgreement, or other applicable license agreement, including,without limitation, that your use is for the sole purpose ofprogramming logic devices manufactured by Altera and sold byAltera or its authorized distributors. Please refer to theapplicable agreement for further details.+--------------------------------------------------------------------------------------+; TimeQuest Timing Analyzer Summary ;+--------------------+-----------------------------------------------------------------+; Quartus II Version ; Version 12.0 Build 263 08/02/2012 Service Pack 2 SJ Web Edition ;; Revision Name ; mesi_isc ;; Device Family ; Cyclone IV GX ;; Device Name ; EP4CGX30CF23C6 ;; Timing Models ; Final ;; Delay Model ; Combined ;; Rise/Fall Delays ; Enabled ;+--------------------+-----------------------------------------------------------------+Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.+-------------------------------------+; Parallel Compilation ;+----------------------------+--------+; Processors ; Number ;+----------------------------+--------+; Number detected on machine ; 4 ;; Maximum allowed ; 1 ;+----------------------------+--------++---------------------------------------------------+; SDC File List ;+---------------+--------+--------------------------+; SDC File Path ; Status ; Read at ;+---------------+--------+--------------------------+; mesi_isc.sdc ; OK ; Tue Dec 25 14:04:05 2012 ;+---------------+--------+--------------------------++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Clocks ;+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+; clk ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { clk } ;+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------++--------------------------------------------------+; Slow 1200mV 85C Model Fmax Summary ;+------------+-----------------+------------+------+; Fmax ; Restricted Fmax ; Clock Name ; Note ;+------------+-----------------+------------+------+; 107.07 MHz ; 107.07 MHz ; clk ; ;+------------+-----------------+------------+------+This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.+-------------------------------------+; Slow 1200mV 85C Model Setup Summary ;+-------+--------+--------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+--------------------+; clk ; -8.340 ; -2724.862 ;+-------+--------+--------------------++------------------------------------+; Slow 1200mV 85C Model Hold Summary ;+-------+--------+-------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+-------------------+; clk ; -0.278 ; -0.443 ;+-------+--------+-------------------+------------------------------------------; Slow 1200mV 85C Model Recovery Summary ;------------------------------------------No paths to report.-----------------------------------------; Slow 1200mV 85C Model Removal Summary ;-----------------------------------------No paths to report.+---------------------------------------------------+; Slow 1200mV 85C Model Minimum Pulse Width Summary ;+-------+--------+----------------------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+----------------------------------+; clk ; -3.000 ; -643.000 ;+-------+--------+----------------------------------++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Slow 1200mV 85C Model Setup: 'clk' ;+--------+------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;+--------+------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+; -8.340 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 6.069 ;; -8.340 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 6.069 ;; -8.334 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 6.063 ;; -8.334 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 6.063 ;; -8.254 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -3.149 ; 5.985 ;; -8.239 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.968 ;; -8.239 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.968 ;; -8.230 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd0_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.959 ;; -8.230 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd0_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.959 ;; -8.225 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.954 ;; -8.225 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.954 ;; -8.219 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -3.149 ; 5.950 ;; -8.217 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -3.149 ; 5.948 ;; -8.215 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.944 ;; -8.215 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.944 ;; -8.212 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -3.150 ; 5.942 ;; -8.210 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[7] ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -3.150 ; 5.940 ;; -8.189 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.918 ;; -8.183 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.912 ;; -8.165 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -3.150 ; 5.895 ;; -8.148 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -3.150 ; 5.878 ;; -8.135 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_en_access_array[2] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -3.150 ; 5.865 ;; -8.132 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd0_o[2] ; clk ; clk ; 1.000 ; -3.150 ; 5.862 ;; -8.097 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd3_o[2] ; clk ; clk ; 1.000 ; -3.150 ; 5.827 ;; -8.088 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.817 ;; -8.079 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd0_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.808 ;; -8.074 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.803 ;; -8.064 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.793 ;; -8.062 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[3] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.791 ;; -8.058 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_en_access_array[1] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -3.149 ; 5.789 ;; -8.057 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_en_access_array[0] ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -3.149 ; 5.788 ;; -8.056 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[3] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.785 ;; -8.042 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[7] ; cbus_cmd0_o[2] ; clk ; clk ; 1.000 ; -3.150 ; 5.772 ;; -8.037 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_en_access_array[1] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -3.149 ; 5.768 ;; -8.035 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[7] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -3.150 ; 5.765 ;; -8.033 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[7] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -3.150 ; 5.763 ;; -8.020 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd2_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.749 ;; -8.020 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd2_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.749 ;; -8.001 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd0_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.730 ;; -8.001 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd0_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.730 ;; -7.991 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[7] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -3.150 ; 5.721 ;; -7.968 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[7] ; cbus_cmd3_o[2] ; clk ; clk ; 1.000 ; -3.150 ; 5.698 ;; -7.965 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd2_o[0] ; clk ; clk ; 1.000 ; -3.150 ; 5.695 ;; -7.964 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd1_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.693 ;; -7.964 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd1_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.693 ;; -7.961 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[3] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.690 ;; -7.960 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -3.149 ; 5.691 ;; -7.952 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[3] ; cbus_cmd0_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.681 ;; -7.947 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[3] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.676 ;; -7.943 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd3_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.672 ;; -7.943 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd3_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.672 ;; -7.937 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[3] ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.666 ;; -7.923 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd3_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.652 ;; -7.923 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd3_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.652 ;; -7.906 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd3_o[1] ; clk ; clk ; 1.000 ; -3.149 ; 5.637 ;; -7.904 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -3.150 ; 5.634 ;; -7.895 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd3_o[0] ; clk ; clk ; 1.000 ; -3.150 ; 5.625 ;; -7.893 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd3_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.622 ;; -7.893 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd3_o[1] ; clk ; clk ; 1.000 ; -3.151 ; 5.622 ;; -7.871 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd0_o[0] ; clk ; clk ; 1.000 ; -3.150 ; 5.601 ;; -7.869 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd2_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.598 ;; -7.864 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd1_o[2] ; clk ; clk ; 1.000 ; -3.150 ; 5.594 ;; -7.850 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd0_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.579 ;; -7.844 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd3_o[0] ; clk ; clk ; 1.000 ; -3.149 ; 5.575 ;; -7.838 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_en_access_array[2] ; cbus_cmd2_o[0] ; clk ; clk ; 1.000 ; -3.150 ; 5.568 ;; -7.835 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_en_access_array[2] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -3.150 ; 5.565 ;; -7.830 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[8] ; cbus_cmd3_o[1] ; clk ; clk ; 1.000 ; -3.150 ; 5.560 ;; -7.813 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd1_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.542 ;; -7.792 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd3_o[0] ; clk ; clk ; 1.000 ; -3.151 ; 5.521 ;; -7.784 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[7] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -3.150 ; 5.514 ;; -7.781 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_basic_fifo:broad_fifo|data_o[7] ; cbus_cmd2_o[0] ; clk ; clk ; 1.000 ; -3.150 ; 5.511 ;; -7.772 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[1] ; cbus_cmd3_o[2] ; clk ; clk ; 1.000 ; -3.151 ; 5.501 ;; -7.759 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd2_o[0] ; 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mbus_addr3_i[23] ; clk ; 0.003 ; -0.309 ; Rise ; clk ;; mbus_addr3_i[24] ; clk ; -0.123 ; -0.435 ; Rise ; clk ;; mbus_addr3_i[25] ; clk ; -0.083 ; -0.371 ; Rise ; clk ;; mbus_addr3_i[26] ; clk ; -0.083 ; -0.419 ; Rise ; clk ;; mbus_addr3_i[27] ; clk ; -0.092 ; -0.260 ; Rise ; clk ;; mbus_addr3_i[28] ; clk ; -0.120 ; -0.373 ; Rise ; clk ;; mbus_addr3_i[29] ; clk ; -0.067 ; -0.245 ; Rise ; clk ;; mbus_addr3_i[30] ; clk ; -0.080 ; -0.391 ; Rise ; clk ;; mbus_addr3_i[31] ; clk ; -0.101 ; -0.428 ; Rise ; clk ;; mbus_cmd0_i[*] ; clk ; 0.071 ; -0.071 ; Rise ; clk ;; mbus_cmd0_i[0] ; clk ; 0.066 ; -0.096 ; Rise ; clk ;; mbus_cmd0_i[1] ; clk ; -0.134 ; -0.300 ; Rise ; clk ;; mbus_cmd0_i[2] ; clk ; 0.071 ; -0.071 ; Rise ; clk ;; mbus_cmd1_i[*] ; clk ; 0.097 ; -0.077 ; Rise ; clk ;; mbus_cmd1_i[0] ; clk ; -0.014 ; -0.303 ; Rise ; clk ;; mbus_cmd1_i[1] ; clk ; 0.097 ; -0.077 ; Rise ; clk ;; mbus_cmd1_i[2] ; clk ; 0.042 ; -0.246 ; Rise ; clk ;; mbus_cmd2_i[*] ; clk ; -0.005 ; -0.130 ; Rise ; clk ;; mbus_cmd2_i[0] ; clk ; -0.051 ; -0.186 ; Rise ; clk ;; mbus_cmd2_i[1] ; clk ; -0.005 ; -0.130 ; Rise ; clk ;; mbus_cmd2_i[2] ; clk ; -0.044 ; -0.211 ; Rise ; clk ;; mbus_cmd3_i[*] ; clk ; 0.126 ; -0.137 ; Rise ; clk ;; mbus_cmd3_i[0] ; clk ; 0.126 ; -0.137 ; Rise ; clk ;; mbus_cmd3_i[1] ; clk ; -0.026 ; -0.262 ; Rise ; clk ;; mbus_cmd3_i[2] ; clk ; -0.153 ; -0.412 ; Rise ; clk ;+-------------------+------------+--------+--------+------------+-----------------++------------------------------------------------------------------------------+; Clock to Output Times ;+------------------+------------+-------+-------+------------+-----------------+; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;+------------------+------------+-------+-------+------------+-----------------+; cbus_addr_o[*] ; clk ; 6.105 ; 6.062 ; Rise ; clk ;; cbus_addr_o[0] ; clk ; 6.025 ; 5.982 ; Rise ; clk ;; cbus_addr_o[1] ; clk ; 6.050 ; 6.007 ; Rise ; clk ;; cbus_addr_o[2] ; clk ; 6.002 ; 5.959 ; Rise ; clk ;; cbus_addr_o[3] ; clk ; 5.992 ; 5.949 ; Rise ; clk ;; cbus_addr_o[4] ; clk ; 6.014 ; 5.971 ; Rise ; clk ;; cbus_addr_o[5] ; clk ; 5.986 ; 5.943 ; Rise ; clk ;; cbus_addr_o[6] ; clk ; 6.024 ; 5.981 ; Rise ; clk ;; cbus_addr_o[7] ; clk ; 6.071 ; 6.028 ; Rise ; clk ;; cbus_addr_o[8] ; clk ; 6.037 ; 5.994 ; Rise ; clk ;; cbus_addr_o[9] ; clk ; 6.002 ; 5.959 ; Rise ; clk ;; cbus_addr_o[10] ; clk ; 6.060 ; 6.017 ; Rise ; clk ;; cbus_addr_o[11] ; clk ; 5.995 ; 5.952 ; Rise ; clk ;; cbus_addr_o[12] ; clk ; 6.105 ; 6.062 ; Rise ; clk ;; cbus_addr_o[13] ; clk ; 5.987 ; 5.944 ; Rise ; clk ;; cbus_addr_o[14] ; clk ; 6.046 ; 6.003 ; Rise ; clk ;; cbus_addr_o[15] ; clk ; 6.055 ; 6.012 ; Rise ; clk ;; cbus_addr_o[16] ; clk ; 6.058 ; 6.015 ; Rise ; clk ;; cbus_addr_o[17] ; clk ; 6.003 ; 5.960 ; Rise ; clk ;; cbus_addr_o[18] ; clk ; 6.004 ; 5.961 ; Rise ; clk ;; cbus_addr_o[19] ; clk ; 6.005 ; 5.962 ; Rise ; clk ;; cbus_addr_o[20] ; clk ; 6.012 ; 5.969 ; Rise ; clk ;; cbus_addr_o[21] ; clk ; 5.994 ; 5.951 ; Rise ; clk ;; cbus_addr_o[22] ; clk ; 6.012 ; 5.969 ; Rise ; clk ;; cbus_addr_o[23] ; clk ; 5.999 ; 5.956 ; Rise ; clk ;; cbus_addr_o[24] ; clk ; 6.006 ; 5.963 ; Rise ; clk ;; cbus_addr_o[25] ; clk ; 5.993 ; 5.957 ; Rise ; clk ;; cbus_addr_o[26] ; clk ; 6.004 ; 5.961 ; Rise ; clk ;; cbus_addr_o[27] ; clk ; 6.033 ; 5.990 ; Rise ; clk ;; cbus_addr_o[28] ; clk ; 6.005 ; 5.962 ; Rise ; clk ;; cbus_addr_o[29] ; clk ; 6.027 ; 5.984 ; Rise ; clk ;; cbus_addr_o[30] ; clk ; 6.059 ; 6.016 ; Rise ; clk ;; cbus_addr_o[31] ; clk ; 5.995 ; 5.952 ; Rise ; clk ;; cbus_cmd0_o[*] ; clk ; 9.110 ; 9.097 ; Rise ; clk ;; cbus_cmd0_o[0] ; clk ; 9.110 ; 8.961 ; Rise ; clk ;; cbus_cmd0_o[1] ; clk ; 9.095 ; 9.097 ; Rise ; clk ;; cbus_cmd0_o[2] ; clk ; 8.955 ; 9.012 ; Rise ; clk ;; cbus_cmd1_o[*] ; clk ; 9.220 ; 9.075 ; Rise ; clk ;; cbus_cmd1_o[0] ; clk ; 9.220 ; 9.075 ; Rise ; clk ;; cbus_cmd1_o[1] ; clk ; 9.105 ; 9.047 ; Rise ; clk ;; cbus_cmd1_o[2] ; clk ; 8.844 ; 8.748 ; Rise ; clk ;; cbus_cmd2_o[*] ; clk ; 9.214 ; 9.167 ; Rise ; clk ;; cbus_cmd2_o[0] ; clk ; 8.900 ; 8.767 ; Rise ; clk ;; cbus_cmd2_o[1] ; clk ; 9.119 ; 9.092 ; Rise ; clk ;; cbus_cmd2_o[2] ; clk ; 9.214 ; 9.167 ; Rise ; clk ;; cbus_cmd3_o[*] ; clk ; 8.881 ; 8.977 ; Rise ; clk ;; cbus_cmd3_o[0] ; clk ; 8.823 ; 8.697 ; Rise ; clk ;; cbus_cmd3_o[1] ; clk ; 8.786 ; 8.716 ; Rise ; clk ;; cbus_cmd3_o[2] ; clk ; 8.881 ; 8.977 ; Rise ; clk ;; mbus_ack0_o ; clk ; 6.000 ; 5.957 ; Rise ; clk ;; mbus_ack1_o ; clk ; 6.008 ; 5.965 ; Rise ; clk ;; mbus_ack2_o ; clk ; 6.040 ; 5.997 ; Rise ; clk ;; mbus_ack3_o ; clk ; 6.047 ; 6.004 ; Rise ; clk ;+------------------+------------+-------+-------+------------+-----------------++------------------------------------------------------------------------------+; Minimum Clock to Output Times ;+------------------+------------+-------+-------+------------+-----------------+; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;+------------------+------------+-------+-------+------------+-----------------+; cbus_addr_o[*] ; clk ; 5.861 ; 5.819 ; Rise ; clk ;; cbus_addr_o[0] ; clk ; 5.900 ; 5.858 ; Rise ; clk ;; cbus_addr_o[1] ; clk ; 5.926 ; 5.884 ; Rise ; clk ;; cbus_addr_o[2] ; clk ; 5.878 ; 5.836 ; Rise ; clk ;; cbus_addr_o[3] ; clk ; 5.868 ; 5.826 ; Rise ; clk ;; cbus_addr_o[4] ; clk ; 5.890 ; 5.848 ; Rise ; clk ;; cbus_addr_o[5] ; clk ; 5.861 ; 5.819 ; Rise ; clk ;; cbus_addr_o[6] ; clk ; 5.900 ; 5.858 ; Rise ; clk ;; cbus_addr_o[7] ; clk ; 5.948 ; 5.906 ; Rise ; clk ;; cbus_addr_o[8] ; clk ; 5.914 ; 5.872 ; Rise ; clk ;; cbus_addr_o[9] ; clk ; 5.878 ; 5.836 ; Rise ; clk ;; cbus_addr_o[10] ; clk ; 5.936 ; 5.894 ; Rise ; clk ;; cbus_addr_o[11] ; clk ; 5.871 ; 5.829 ; Rise ; clk ;; cbus_addr_o[12] ; clk ; 5.981 ; 5.939 ; Rise ; clk ;; cbus_addr_o[13] ; clk ; 5.863 ; 5.821 ; Rise ; clk ;; cbus_addr_o[14] ; clk ; 5.923 ; 5.881 ; Rise ; clk ;; cbus_addr_o[15] ; clk ; 5.933 ; 5.891 ; Rise ; clk ;; cbus_addr_o[16] ; clk ; 5.935 ; 5.893 ; Rise ; clk ;; cbus_addr_o[17] ; clk ; 5.878 ; 5.836 ; Rise ; clk ;; cbus_addr_o[18] ; clk ; 5.880 ; 5.838 ; Rise ; clk ;; cbus_addr_o[19] ; clk ; 5.881 ; 5.839 ; Rise ; clk ;; cbus_addr_o[20] ; clk ; 5.888 ; 5.846 ; Rise ; clk ;; cbus_addr_o[21] ; clk ; 5.870 ; 5.828 ; Rise ; clk ;; cbus_addr_o[22] ; clk ; 5.887 ; 5.845 ; Rise ; clk ;; cbus_addr_o[23] ; clk ; 5.875 ; 5.833 ; Rise ; clk ;; cbus_addr_o[24] ; clk ; 5.882 ; 5.840 ; Rise ; clk ;; cbus_addr_o[25] ; clk ; 5.869 ; 5.834 ; Rise ; clk ;; cbus_addr_o[26] ; clk ; 5.880 ; 5.838 ; Rise ; clk ;; cbus_addr_o[27] ; clk ; 5.908 ; 5.866 ; Rise ; clk ;; cbus_addr_o[28] ; clk ; 5.880 ; 5.838 ; Rise ; clk ;; cbus_addr_o[29] ; clk ; 5.903 ; 5.861 ; Rise ; clk ;; cbus_addr_o[30] ; clk ; 5.935 ; 5.893 ; Rise ; clk ;; cbus_addr_o[31] ; clk ; 5.871 ; 5.829 ; Rise ; clk ;; cbus_cmd0_o[*] ; clk ; 7.909 ; 7.938 ; Rise ; clk ;; cbus_cmd0_o[0] ; clk ; 8.048 ; 8.062 ; Rise ; clk ;; cbus_cmd0_o[1] ; clk ; 8.047 ; 8.132 ; Rise ; clk ;; cbus_cmd0_o[2] ; clk ; 7.909 ; 7.938 ; Rise ; clk ;; cbus_cmd1_o[*] ; clk ; 7.754 ; 7.673 ; Rise ; clk ;; cbus_cmd1_o[0] ; clk ; 8.327 ; 8.341 ; Rise ; clk ;; cbus_cmd1_o[1] ; clk ; 8.157 ; 8.168 ; Rise ; clk ;; cbus_cmd1_o[2] ; clk ; 7.754 ; 7.673 ; Rise ; clk ;; cbus_cmd2_o[*] ; clk ; 8.073 ; 8.110 ; Rise ; clk ;; cbus_cmd2_o[0] ; clk ; 8.073 ; 8.110 ; Rise ; clk ;; cbus_cmd2_o[1] ; clk ; 8.265 ; 8.350 ; Rise ; clk ;; cbus_cmd2_o[2] ; clk ; 8.201 ; 8.117 ; Rise ; clk ;; cbus_cmd3_o[*] ; clk ; 8.001 ; 7.986 ; Rise ; clk ;; cbus_cmd3_o[0] ; clk ; 8.164 ; 8.155 ; Rise ; clk ;; cbus_cmd3_o[1] ; clk ; 8.001 ; 7.986 ; Rise ; clk ;; cbus_cmd3_o[2] ; clk ; 8.011 ; 8.062 ; Rise ; clk ;; mbus_ack0_o ; clk ; 5.876 ; 5.834 ; Rise ; clk ;; mbus_ack1_o ; clk ; 5.882 ; 5.840 ; Rise ; clk ;; mbus_ack2_o ; clk ; 5.917 ; 5.875 ; Rise ; clk ;; mbus_ack3_o ; clk ; 5.923 ; 5.881 ; Rise ; clk ;+------------------+------------+-------+-------+------------+-----------------+----------------------------------------------; Slow 1200mV 85C Model Metastability Report ;----------------------------------------------No synchronizer chains to report.+--------------------------------------------------+; Slow 1200mV 0C Model Fmax Summary ;+------------+-----------------+------------+------+; Fmax ; Restricted Fmax ; Clock Name ; Note ;+------------+-----------------+------------+------+; 119.23 MHz ; 119.23 MHz ; clk ; ;+------------+-----------------+------------+------+This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.+------------------------------------+; Slow 1200mV 0C Model Setup Summary ;+-------+--------+-------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+-------------------+; clk ; -7.387 ; -2375.975 ;+-------+--------+-------------------++-----------------------------------+; Slow 1200mV 0C Model Hold Summary ;+-------+--------+------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+------------------+; clk ; -0.237 ; -0.279 ;+-------+--------+------------------+-----------------------------------------; Slow 1200mV 0C Model Recovery Summary ;-----------------------------------------No paths to report.----------------------------------------; Slow 1200mV 0C Model Removal Summary ;----------------------------------------No paths to report.+--------------------------------------------------+; Slow 1200mV 0C Model Minimum Pulse Width Summary ;+-------+--------+---------------------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+---------------------------------+; clk ; -3.000 ; -643.000 ;+-------+--------+---------------------------------++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Slow 1200mV 0C Model Setup: 'clk' ;+--------+------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;+--------+------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+; -7.387 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -2.849 ; 5.418 ;; -7.387 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd2_o[2] ; clk ; clk ; 1.000 ; -2.849 ; 5.418 ;; -7.349 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -2.849 ; 5.380 ;; -7.349 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -2.849 ; 5.380 ;; -7.324 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -2.848 ; 5.356 ;; -7.314 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -2.848 ; 5.346 ;; -7.308 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -2.849 ; 5.339 ;; -7.308 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd1_o[1] ; clk ; clk ; 1.000 ; -2.849 ; 5.339 ;; -7.305 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -2.849 ; 5.336 ;; -7.305 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd0_o[1] ; clk ; clk ; 1.000 ; -2.849 ; 5.336 ;; -7.294 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -2.849 ; 5.325 ;; -7.294 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd2_o[1] ; clk ; clk ; 1.000 ; -2.849 ; 5.325 ;; -7.274 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; 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Fast 1200mV 0C Model Setup Summary ;+-------+--------+-------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+-------------------+; clk ; -4.682 ; -1313.549 ;+-------+--------+-------------------++-----------------------------------+; Fast 1200mV 0C Model Hold Summary ;+-------+--------+------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+------------------+; clk ; -0.271 ; -3.470 ;+-------+--------+------------------+-----------------------------------------; Fast 1200mV 0C Model Recovery Summary ;-----------------------------------------No paths to report.----------------------------------------; Fast 1200mV 0C Model Removal Summary ;----------------------------------------No paths to report.+--------------------------------------------------+; Fast 1200mV 0C Model Minimum Pulse Width Summary ;+-------+--------+---------------------------------+; Clock ; Slack ; End Point TNS ;+-------+--------+---------------------------------+; clk ; -3.000 ; -651.247 ;+-------+--------+---------------------------------++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fast 1200mV 0C Model Setup: 'clk' ;+--------+------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;+--------+------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+; -4.682 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[2] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -1.889 ; 3.673 ;; -4.679 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|cbus_active_broad_array[0] ; cbus_cmd1_o[0] ; clk ; clk ; 1.000 ; -1.889 ; 3.670 ;; -4.646 ; mesi_isc_broad:mesi_isc_broad|mesi_isc_broad_cntl:mesi_isc_broad_cntl|broad_fifo_rd_o ; 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Multicorner Timing Analysis Summary ;+------------------+-----------+--------+----------+---------+---------------------+; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ;+------------------+-----------+--------+----------+---------+---------------------+; Worst-case Slack ; -8.340 ; -0.278 ; N/A ; N/A ; -3.000 ;; clk ; -8.340 ; -0.278 ; N/A ; N/A ; -3.000 ;; Design-wide TNS ; -2724.862 ; -3.47 ; 0.0 ; 0.0 ; -651.247 ;; clk ; -2724.862 ; -3.470 ; N/A ; N/A ; -651.247 ;+------------------+-----------+--------+----------+---------+---------------------++-------------------------------------------------------------------------------+; Setup Times ;+-------------------+------------+-------+-------+------------+-----------------+; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;+-------------------+------------+-------+-------+------------+-----------------+; cbus_ack0_i ; clk ; 0.517 ; 0.748 ; Rise ; clk ;; cbus_ack1_i ; clk ; 0.631 ; 0.820 ; Rise ; clk ;; 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Clock to Output Times ;+------------------+------------+-------+-------+------------+-----------------+; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;+------------------+------------+-------+-------+------------+-----------------+; cbus_addr_o[*] ; clk ; 6.105 ; 6.062 ; Rise ; clk ;; cbus_addr_o[0] ; clk ; 6.025 ; 5.982 ; Rise ; clk ;; cbus_addr_o[1] ; clk ; 6.050 ; 6.007 ; Rise ; clk ;; cbus_addr_o[2] ; clk ; 6.002 ; 5.959 ; Rise ; clk ;; cbus_addr_o[3] ; clk ; 5.992 ; 5.949 ; Rise ; clk ;; cbus_addr_o[4] ; clk ; 6.014 ; 5.971 ; Rise ; clk ;; cbus_addr_o[5] ; clk ; 5.986 ; 5.943 ; Rise ; clk ;; cbus_addr_o[6] ; clk ; 6.024 ; 5.981 ; Rise ; clk ;; cbus_addr_o[7] ; clk ; 6.071 ; 6.028 ; Rise ; clk ;; cbus_addr_o[8] ; clk ; 6.037 ; 5.994 ; Rise ; clk ;; cbus_addr_o[9] ; clk ; 6.002 ; 5.959 ; Rise ; clk ;; cbus_addr_o[10] ; clk ; 6.060 ; 6.017 ; Rise ; clk ;; cbus_addr_o[11] ; clk ; 5.995 ; 5.952 ; Rise ; clk ;; cbus_addr_o[12] ; clk ; 6.105 ; 6.062 ; Rise ; clk ;; cbus_addr_o[13] ; clk ; 5.987 ; 5.944 ; Rise ; clk ;; cbus_addr_o[14] ; clk ; 6.046 ; 6.003 ; Rise ; clk ;; cbus_addr_o[15] ; clk ; 6.055 ; 6.012 ; Rise ; clk ;; cbus_addr_o[16] ; clk ; 6.058 ; 6.015 ; Rise ; clk ;; cbus_addr_o[17] ; clk ; 6.003 ; 5.960 ; Rise ; clk ;; cbus_addr_o[18] ; clk ; 6.004 ; 5.961 ; Rise ; clk ;; cbus_addr_o[19] ; clk ; 6.005 ; 5.962 ; Rise ; clk ;; cbus_addr_o[20] ; clk ; 6.012 ; 5.969 ; Rise ; clk ;; cbus_addr_o[21] ; clk ; 5.994 ; 5.951 ; Rise ; clk ;; cbus_addr_o[22] ; clk ; 6.012 ; 5.969 ; Rise ; clk ;; cbus_addr_o[23] ; clk ; 5.999 ; 5.956 ; Rise ; clk ;; cbus_addr_o[24] ; clk ; 6.006 ; 5.963 ; Rise ; clk ;; cbus_addr_o[25] ; clk ; 5.993 ; 5.957 ; Rise ; clk ;; cbus_addr_o[26] ; clk ; 6.004 ; 5.961 ; Rise ; clk ;; cbus_addr_o[27] ; clk ; 6.033 ; 5.990 ; Rise ; clk ;; cbus_addr_o[28] ; clk ; 6.005 ; 5.962 ; Rise ; clk ;; cbus_addr_o[29] ; clk ; 6.027 ; 5.984 ; Rise ; clk ;; cbus_addr_o[30] ; clk ; 6.059 ; 6.016 ; Rise ; clk ;; cbus_addr_o[31] ; clk ; 5.995 ; 5.952 ; Rise ; clk ;; cbus_cmd0_o[*] ; clk ; 9.110 ; 9.097 ; Rise ; clk ;; cbus_cmd0_o[0] ; clk ; 9.110 ; 8.961 ; Rise ; clk ;; cbus_cmd0_o[1] ; clk ; 9.095 ; 9.097 ; Rise ; clk ;; cbus_cmd0_o[2] ; clk ; 8.955 ; 9.012 ; Rise ; clk ;; cbus_cmd1_o[*] ; clk ; 9.220 ; 9.075 ; Rise ; clk ;; cbus_cmd1_o[0] ; clk ; 9.220 ; 9.075 ; Rise ; clk ;; cbus_cmd1_o[1] ; clk ; 9.105 ; 9.047 ; Rise ; clk ;; cbus_cmd1_o[2] ; clk ; 8.844 ; 8.748 ; Rise ; clk ;; cbus_cmd2_o[*] ; clk ; 9.214 ; 9.167 ; Rise ; clk ;; cbus_cmd2_o[0] ; clk ; 8.900 ; 8.767 ; Rise ; clk ;; cbus_cmd2_o[1] ; clk ; 9.119 ; 9.092 ; Rise ; clk ;; cbus_cmd2_o[2] ; clk ; 9.214 ; 9.167 ; Rise ; clk ;; cbus_cmd3_o[*] ; clk ; 8.881 ; 8.977 ; Rise ; clk ;; cbus_cmd3_o[0] ; clk ; 8.823 ; 8.697 ; Rise ; clk ;; cbus_cmd3_o[1] ; clk ; 8.786 ; 8.716 ; Rise ; clk ;; cbus_cmd3_o[2] ; clk ; 8.881 ; 8.977 ; Rise ; clk ;; mbus_ack0_o ; clk ; 6.000 ; 5.957 ; Rise ; clk ;; mbus_ack1_o ; clk ; 6.008 ; 5.965 ; Rise ; clk ;; mbus_ack2_o ; clk ; 6.040 ; 5.997 ; Rise ; clk ;; mbus_ack3_o ; clk ; 6.047 ; 6.004 ; Rise ; clk ;+------------------+------------+-------+-------+------------+-----------------++------------------------------------------------------------------------------+; Minimum Clock to Output Times ;+------------------+------------+-------+-------+------------+-----------------+; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;+------------------+------------+-------+-------+------------+-----------------+; cbus_addr_o[*] ; clk ; 3.558 ; 3.553 ; Rise ; clk ;; cbus_addr_o[0] ; clk ; 3.597 ; 3.592 ; Rise ; clk ;; cbus_addr_o[1] ; clk ; 3.599 ; 3.612 ; Rise ; clk ;; cbus_addr_o[2] ; clk ; 3.575 ; 3.570 ; Rise ; clk ;; cbus_addr_o[3] ; clk ; 3.565 ; 3.560 ; Rise ; clk ;; cbus_addr_o[4] ; clk ; 3.587 ; 3.582 ; Rise ; clk ;; cbus_addr_o[5] ; clk ; 3.558 ; 3.553 ; Rise ; clk ;; cbus_addr_o[6] ; clk ; 3.597 ; 3.592 ; Rise ; clk ;; cbus_addr_o[7] ; clk ; 3.621 ; 3.634 ; Rise ; clk ;; cbus_addr_o[8] ; clk ; 3.586 ; 3.599 ; Rise ; clk ;; cbus_addr_o[9] ; clk ; 3.575 ; 3.570 ; Rise ; clk ;; cbus_addr_o[10] ; clk ; 3.609 ; 3.622 ; Rise ; clk ;; cbus_addr_o[11] ; clk ; 3.568 ; 3.563 ; Rise ; clk ;; cbus_addr_o[12] ; clk ; 3.655 ; 3.668 ; Rise ; clk ;; cbus_addr_o[13] ; clk ; 3.559 ; 3.554 ; Rise ; clk ;; cbus_addr_o[14] ; clk ; 3.595 ; 3.608 ; Rise ; clk ;; cbus_addr_o[15] ; clk ; 3.605 ; 3.618 ; Rise ; clk ;; cbus_addr_o[16] ; clk ; 3.609 ; 3.622 ; Rise ; clk ;; cbus_addr_o[17] ; clk ; 3.576 ; 3.571 ; Rise ; clk ;; cbus_addr_o[18] ; clk ; 3.577 ; 3.572 ; Rise ; clk ;; cbus_addr_o[19] ; clk ; 3.578 ; 3.573 ; Rise ; clk ;; cbus_addr_o[20] ; clk ; 3.585 ; 3.580 ; Rise ; clk ;; cbus_addr_o[21] ; clk ; 3.568 ; 3.563 ; Rise ; clk ;; cbus_addr_o[22] ; clk ; 3.584 ; 3.579 ; Rise ; clk ;; cbus_addr_o[23] ; clk ; 3.572 ; 3.567 ; Rise ; clk ;; cbus_addr_o[24] ; clk ; 3.580 ; 3.575 ; Rise ; clk ;; cbus_addr_o[25] ; clk ; 3.581 ; 3.574 ; Rise ; clk ;; cbus_addr_o[26] ; clk ; 3.578 ; 3.573 ; Rise ; clk ;; cbus_addr_o[27] ; clk ; 3.606 ; 3.601 ; Rise ; clk ;; cbus_addr_o[28] ; clk ; 3.578 ; 3.573 ; Rise ; clk ;; cbus_addr_o[29] ; clk ; 3.599 ; 3.594 ; Rise ; clk ;; cbus_addr_o[30] ; clk ; 3.608 ; 3.621 ; Rise ; clk ;; cbus_addr_o[31] ; clk ; 3.568 ; 3.563 ; Rise ; clk ;; cbus_cmd0_o[*] ; clk ; 4.669 ; 4.778 ; Rise ; clk ;; cbus_cmd0_o[0] ; clk ; 4.838 ; 4.778 ; Rise ; clk ;; cbus_cmd0_o[1] ; clk ; 4.779 ; 4.946 ; Rise ; clk ;; cbus_cmd0_o[2] ; clk ; 4.669 ; 4.820 ; Rise ; clk ;; cbus_cmd1_o[*] ; clk ; 4.602 ; 4.661 ; Rise ; clk ;; cbus_cmd1_o[0] ; clk ; 5.035 ; 4.954 ; Rise ; clk ;; cbus_cmd1_o[1] ; clk ; 4.821 ; 4.952 ; Rise ; clk ;; cbus_cmd1_o[2] ; clk ; 4.602 ; 4.661 ; Rise ; clk ;; cbus_cmd2_o[*] ; clk ; 4.875 ; 4.830 ; Rise ; clk ;; cbus_cmd2_o[0] ; clk ; 4.886 ; 4.830 ; Rise ; clk ;; cbus_cmd2_o[1] ; clk ; 4.889 ; 5.045 ; Rise ; clk ;; cbus_cmd2_o[2] ; clk ; 4.875 ; 4.927 ; Rise ; clk ;; cbus_cmd3_o[*] ; clk ; 4.709 ; 4.804 ; Rise ; clk ;; cbus_cmd3_o[0] ; clk ; 4.899 ; 4.804 ; Rise ; clk ;; cbus_cmd3_o[1] ; clk ; 4.709 ; 4.814 ; Rise ; clk ;; cbus_cmd3_o[2] ; clk ; 4.727 ; 4.868 ; Rise ; clk ;; mbus_ack0_o ; clk ; 3.573 ; 3.568 ; Rise ; clk ;; mbus_ack1_o ; clk ; 3.579 ; 3.574 ; Rise ; clk ;; mbus_ack2_o ; clk ; 3.589 ; 3.602 ; Rise ; clk ;; mbus_ack3_o ; clk ; 3.597 ; 3.610 ; Rise ; clk ;+------------------+------------+-------+-------+------------+-----------------++--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Board Trace Model Assignments ;+-----------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;+-----------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+; cbus_addr_o[0] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;; cbus_addr_o[1] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;; cbus_addr_o[2] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;; cbus_addr_o[3] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;; cbus_addr_o[4] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;; cbus_addr_o[5] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;; cbus_addr_o[6] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;; cbus_addr_o[7] ; 2.5 V ; 0 in ; 0 H/in ; 0 F/in ; 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Signal Integrity Metrics (Slow 1200mv 0c Model) ;+-----------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 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90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;+-----------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+; 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0.064 V ; 4.51e-10 s ; 4.15e-10 s ; No ; Yes ; 2.62 V ; 2.74e-08 V ; 2.71 V ; -0.0317 V ; 0.148 V ; 0.064 V ; 4.51e-10 s ; 4.15e-10 s ; No ; Yes ;; cbus_cmd0_o[2] ; 2.5 V ; 0 s ; 0 s ; 2.62 V ; 2.74e-08 V ; 2.71 V ; -0.0317 V ; 0.148 V ; 0.064 V ; 4.51e-10 s ; 4.15e-10 s ; No ; Yes ; 2.62 V ; 2.74e-08 V ; 2.71 V ; -0.0317 V ; 0.148 V ; 0.064 V ; 4.51e-10 s ; 4.15e-10 s ; No ; Yes ;; mbus_ack3_o ; 2.5 V ; 0 s ; 0 s ; 2.62 V ; 2.74e-08 V ; 2.71 V ; -0.0317 V ; 0.148 V ; 0.064 V ; 4.51e-10 s ; 4.15e-10 s ; No ; Yes ; 2.62 V ; 2.74e-08 V ; 2.71 V ; -0.0317 V ; 0.148 V ; 0.064 V ; 4.51e-10 s ; 4.15e-10 s ; No ; Yes ;; mbus_ack2_o ; 2.5 V ; 0 s ; 0 s ; 2.62 V ; 2.74e-08 V ; 2.71 V ; -0.0317 V ; 0.148 V ; 0.064 V ; 4.51e-10 s ; 4.15e-10 s ; No ; Yes ; 2.62 V ; 2.74e-08 V ; 2.71 V ; -0.0317 V ; 0.148 V ; 0.064 V ; 4.51e-10 s ; 4.15e-10 s ; No ; Yes ;; mbus_ack1_o ; 2.5 V ; 0 s ; 0 s ; 2.62 V ; 4.05e-08 V ; 2.72 V ; -0.0349 V ; 0.173 V ; 0.1 V ; 2.72e-10 s ; 2.69e-10 s ; Yes ; Yes ; 2.62 V ; 4.05e-08 V ; 2.72 V ; -0.0349 V ; 0.173 V ; 0.1 V ; 2.72e-10 s ; 2.69e-10 s ; Yes ; Yes ;; mbus_ack0_o ; 2.5 V ; 0 s ; 0 s ; 2.62 V ; 4.05e-08 V ; 2.72 V ; -0.0349 V ; 0.173 V ; 0.1 V ; 2.72e-10 s ; 2.69e-10 s ; Yes ; Yes ; 2.62 V ; 4.05e-08 V ; 2.72 V ; -0.0349 V ; 0.173 V ; 0.1 V ; 2.72e-10 s ; 2.69e-10 s ; Yes ; Yes ;; ~ALTERA_NCEO~ ; 2.5 V ; 0 s ; 0 s ; 2.62 V ; 2.65e-08 V ; 3.12 V ; -0.147 V ; 0.571 V ; 0.186 V ; 8.91e-11 s ; 1.76e-10 s ; No ; Yes ; 2.62 V ; 2.65e-08 V ; 3.12 V ; -0.147 V ; 0.571 V ; 0.186 V ; 8.91e-11 s ; 1.76e-10 s ; No ; Yes ;; ~ALTERA_DCLK~ ; 2.5 V ; 0 s ; 0 s ; 2.62 V ; 3.26e-08 V ; 2.73 V ; -0.0622 V ; 0.148 V ; 0.088 V ; 2.68e-10 s ; 2.25e-10 s ; Yes ; Yes ; 2.62 V ; 3.26e-08 V ; 2.73 V ; -0.0622 V ; 0.148 V ; 0.088 V ; 2.68e-10 s ; 2.25e-10 s ; Yes ; Yes ;+-----------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------++-------------------------------------------------------------------+; Setup Transfers ;+------------+----------+----------+----------+----------+----------+; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;+------------+----------+----------+----------+----------+----------+; clk ; clk ; 126010 ; 0 ; 0 ; 0 ;+------------+----------+----------+----------+----------+----------+Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.+-------------------------------------------------------------------+; Hold Transfers ;+------------+----------+----------+----------+----------+----------+; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;+------------+----------+----------+----------+----------+----------+; clk ; clk ; 126010 ; 0 ; 0 ; 0 ;+------------+----------+----------+----------+----------+----------+Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.---------------; Report TCCS ;---------------No dedicated SERDES Transmitter circuitry present in device or used in design---------------; Report RSKM ;---------------No dedicated SERDES Receiver circuitry present in device or used in design+------------------------------------------------+; Unconstrained Paths ;+---------------------------------+-------+------+; Property ; Setup ; Hold ;+---------------------------------+-------+------+; Illegal Clocks ; 0 ; 0 ;; Unconstrained Clocks ; 0 ; 0 ;; Unconstrained Input Ports ; 1 ; 1 ;; Unconstrained Input Port Paths ; 640 ; 640 ;; Unconstrained Output Ports ; 0 ; 0 ;; Unconstrained Output Port Paths ; 0 ; 0 ;+---------------------------------+-------+------++------------------------------------+; TimeQuest Timing Analyzer Messages ;+------------------------------------+Info: *******************************************************************Info: Running Quartus II 32-bit TimeQuest Timing AnalyzerInfo: Version 12.0 Build 263 08/02/2012 Service Pack 2 SJ Web EditionInfo: Processing started: Tue Dec 25 14:04:04 2012Info: Command: quartus_sta mesi_isc -c mesi_iscInfo: qsta_default_script.tcl version: #2Warning (20028): Parallel compilation is not licensed and has been disabledInfo (21076): High junction temperature operating condition is not set. Assuming a default value of '85'.Info (21076): Low junction temperature operating condition is not set. Assuming a default value of '0'.Info (332104): Reading SDC File: 'mesi_isc.sdc'Info (332152): The following assignments are ignored by the derive_clock_uncertainty commandInfo: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ONInfo: Analyzing Slow 1200mV 85C ModelCritical Warning (332148): Timing requirements not metInfo (332146): Worst-case setup slack is -8.340Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -8.340 -2724.862 clkInfo (332146): Worst-case hold slack is -0.278Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -0.278 -0.443 clkInfo (332140): No Recovery paths to reportInfo (332140): No Removal paths to reportInfo (332146): Worst-case minimum pulse width slack is -3.000Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -3.000 -643.000 clkInfo: Analyzing Slow 1200mV 0C ModelInfo (332152): The following assignments are ignored by the derive_clock_uncertainty commandCritical Warning (332148): Timing requirements not metInfo (332146): Worst-case setup slack is -7.387Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -7.387 -2375.975 clkInfo (332146): Worst-case hold slack is -0.237Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -0.237 -0.279 clkInfo (332140): No Recovery paths to reportInfo (332140): No Removal paths to reportInfo (332146): Worst-case minimum pulse width slack is -3.000Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -3.000 -643.000 clkInfo: Analyzing Fast 1200mV 0C ModelInfo (332152): The following assignments are ignored by the derive_clock_uncertainty commandCritical Warning (332148): Timing requirements not metInfo (332146): Worst-case setup slack is -4.682Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -4.682 -1313.549 clkInfo (332146): Worst-case hold slack is -0.271Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -0.271 -3.470 clkInfo (332140): No Recovery paths to reportInfo (332140): No Removal paths to reportInfo (332146): Worst-case minimum pulse width slack is -3.000Info (332119): Slack End Point TNS ClockInfo (332119): ========= ============= =====================Info (332119): -3.000 -651.247 clkInfo (332102): Design is not fully constrained for setup requirementsInfo (332102): Design is not fully constrained for hold requirementsInfo: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warningsInfo: Peak virtual memory: 371 megabytesInfo: Processing ended: Tue Dec 25 14:04:07 2012Info: Elapsed time: 00:00:03Info: Total CPU time (on all processors): 00:00:03
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