OpenCores
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -18.233 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 44.64 MHz ( period = 22.399 ns )

====================================================================================
Total logic elements : 1,552 / 18,752 ( 8 % )
    Total combinational functions : 1,524 / 18,752 ( 8 % )
    Dedicated logic registers : 467 / 18,752 ( 2 % )
Total registers : 467
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -21.942 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 38.30 MHz ( period = 26.108 ns )

====================================================================================
Total logic elements : 1,556 / 18,752 ( 8 % )
    Total combinational functions : 1,524 / 18,752 ( 8 % )
    Dedicated logic registers : 467 / 18,752 ( 2 % )
Total registers : 467
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -27.052 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 32.03 MHz ( period = 31.218 ns )

====================================================================================
Total logic elements : 1,555 / 18,752 ( 8 % )
    Total combinational functions : 1,524 / 18,752 ( 8 % )
    Dedicated logic registers : 467 / 18,752 ( 2 % )
Total registers : 467
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 50.83 MHz ; 50.83 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,539 / 55,856 ( 3 % )
    Total combinational functions : 1,524 / 55,856 ( 3 % )
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
Total registers : 467
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.52 MHz ; 42.52 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,539 / 55,856 ( 3 % )
    Total combinational functions : 1,524 / 55,856 ( 3 % )
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
Total registers : 467
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 36.44 MHz ; 36.44 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,542 / 55,856 ( 3 % )
    Total combinational functions : 1,524 / 55,856 ( 3 % )
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
Total registers : 467
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 49.46 MHz ; 49.46 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,541 / 21,280 ( 7 % )
    Total combinational functions : 1,524 / 21,280 ( 7 % )
    Dedicated logic registers : 467 / 21,280 ( 2 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.15 MHz ; 42.15 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,540 / 21,280 ( 7 % )
    Total combinational functions : 1,524 / 21,280 ( 7 % )
    Dedicated logic registers : 467 / 21,280 ( 2 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 38.23 MHz ; 38.23 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,544 / 21,280 ( 7 % )
    Total combinational functions : 1,524 / 21,280 ( 7 % )
    Dedicated logic registers : 467 / 21,280 ( 2 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 44.91 MHz ; 44.91 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,044 / 40,128 ( 3 % )
    Dedicated logic registers : 468 / 40,128 ( 1 % )
Total registers : 468
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary              ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 78.7 MHz ; 78.7 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,031 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 469 / 36,100 ( 1 % )
Total registers : 469
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 69.33 MHz ; 69.33 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,025 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 467 / 36,100 ( 1 % )
Total registers : 467
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 58.82 MHz ; 58.82 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,032 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 469 / 36,100 ( 1 % )
Total registers : 469
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -19.609 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 42.06 MHz ( period = 23.775 ns )

====================================================================================
Total logic elements : 1,525 / 10,570 ( 14 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.451 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 37.57 MHz ( period = 26.617 ns )

====================================================================================
Total logic elements : 1,525 / 10,570 ( 14 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.100 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 33.04 MHz ( period = 30.266 ns )

====================================================================================
Total logic elements : 1,525 / 10,570 ( 14 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -10.537 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 68.01 MHz ( period = 14.703 ns )

====================================================================================
Logic utilization : 12 %
    Combinational ALUTs : 1,040 / 12,480 ( 8 % )
    Dedicated logic registers : 469 / 12,480 ( 4 % )
Total registers : 469
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -12.314 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 60.68 MHz ( period = 16.480 ns )

====================================================================================
Logic utilization : 12 %
    Combinational ALUTs : 1,039 / 12,480 ( 8 % )
    Dedicated logic registers : 469 / 12,480 ( 4 % )
Total registers : 469
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -15.259 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 51.48 MHz ( period = 19.425 ns )

====================================================================================
Logic utilization : 12 %
    Combinational ALUTs : 1,039 / 12,480 ( 8 % )
    Dedicated logic registers : 469 / 12,480 ( 4 % )
Total registers : 469
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 95.14 MHz ; 95.14 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,029 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 468 / 38,000 ( 1 % )
Total registers : 468
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 77.32 MHz ; 77.32 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,033 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 469 / 38,000 ( 1 % )
Total registers : 469
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 67.02 MHz ; 67.02 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,030 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 469 / 38,000 ( 1 % )
Total registers : 469
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -19.465 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 42.32 MHz ( period = 23.631 ns )

====================================================================================
Total logic elements : 2,040 / 18,752 ( 11 % )
    Total combinational functions : 1,986 / 18,752 ( 11 % )
    Dedicated logic registers : 610 / 18,752 ( 3 % )
Total registers : 610
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.845 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 37.02 MHz ( period = 27.011 ns )

====================================================================================
Total logic elements : 2,049 / 18,752 ( 11 % )
    Total combinational functions : 1,986 / 18,752 ( 11 % )
    Dedicated logic registers : 610 / 18,752 ( 3 % )
Total registers : 610
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -28.597 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 30.52 MHz ( period = 32.763 ns )

====================================================================================
Total logic elements : 2,047 / 18,752 ( 11 % )
    Total combinational functions : 1,986 / 18,752 ( 11 % )
    Dedicated logic registers : 610 / 18,752 ( 3 % )
Total registers : 610
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 47.44 MHz ; 47.44 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,021 / 55,856 ( 4 % )
    Total combinational functions : 1,986 / 55,856 ( 4 % )
    Dedicated logic registers : 610 / 55,856 ( 1 % )
Total registers : 610
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 40.75 MHz ; 40.75 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,022 / 55,856 ( 4 % )
    Total combinational functions : 1,986 / 55,856 ( 4 % )
    Dedicated logic registers : 610 / 55,856 ( 1 % )
Total registers : 610
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 34.93 MHz ; 34.93 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,020 / 55,856 ( 4 % )
    Total combinational functions : 1,986 / 55,856 ( 4 % )
    Dedicated logic registers : 610 / 55,856 ( 1 % )
Total registers : 610
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 43.79 MHz ; 43.79 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,024 / 21,280 ( 10 % )
    Total combinational functions : 1,986 / 21,280 ( 9 % )
    Dedicated logic registers : 610 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 40.19 MHz ; 40.19 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,024 / 21,280 ( 10 % )
    Total combinational functions : 1,986 / 21,280 ( 9 % )
    Dedicated logic registers : 610 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 35.17 MHz ; 35.17 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,020 / 21,280 ( 9 % )
    Total combinational functions : 1,986 / 21,280 ( 9 % )
    Dedicated logic registers : 610 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.58 MHz ; 42.58 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,414 / 40,128 ( 4 % )
    Dedicated logic registers : 612 / 40,128 ( 2 % )
Total registers : 612
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 75.35 MHz ; 75.35 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,407 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 611 / 36,100 ( 2 % )
Total registers : 611
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 64.68 MHz ; 64.68 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,404 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 612 / 36,100 ( 2 % )
Total registers : 612
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 56.88 MHz ; 56.88 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,403 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 611 / 36,100 ( 2 % )
Total registers : 611
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -19.716 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 41.87 MHz ( period = 23.882 ns )

====================================================================================
Total logic elements : 1,989 / 10,570 ( 19 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.375 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 37.68 MHz ( period = 26.541 ns )

====================================================================================
Total logic elements : 1,989 / 10,570 ( 19 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.629 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 32.47 MHz ( period = 30.795 ns )

====================================================================================
Total logic elements : 1,989 / 10,570 ( 19 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.102 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 65.50 MHz ( period = 15.268 ns )

====================================================================================
Logic utilization : 15 %
    Combinational ALUTs : 1,422 / 12,480 ( 11 % )
    Dedicated logic registers : 610 / 12,480 ( 5 % )
Total registers : 610
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -13.025 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 58.17 MHz ( period = 17.191 ns )

====================================================================================
Logic utilization : 15 %
    Combinational ALUTs : 1,424 / 12,480 ( 11 % )
    Dedicated logic registers : 613 / 12,480 ( 5 % )
Total registers : 613
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -16.270 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 48.93 MHz ( period = 20.436 ns )

====================================================================================
Logic utilization : 15 %
    Combinational ALUTs : 1,419 / 12,480 ( 11 % )
    Dedicated logic registers : 617 / 12,480 ( 5 % )
Total registers : 617
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 85.01 MHz ; 85.01 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,408 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 611 / 38,000 ( 2 % )
Total registers : 611
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 76.03 MHz ; 76.03 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,414 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 610 / 38,000 ( 2 % )
Total registers : 610
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 68.06 MHz ; 68.06 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,411 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 614 / 38,000 ( 2 % )
Total registers : 614
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.249 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 40.96 MHz ( period = 24.415 ns )

====================================================================================
Total logic elements : 2,179 / 18,752 ( 12 % )
    Total combinational functions : 2,115 / 18,752 ( 11 % )
    Dedicated logic registers : 653 / 18,752 ( 3 % )
Total registers : 653
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -25.336 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 33.90 MHz ( period = 29.502 ns )

====================================================================================
Total logic elements : 2,191 / 18,752 ( 12 % )
    Total combinational functions : 2,115 / 18,752 ( 11 % )
    Dedicated logic registers : 653 / 18,752 ( 3 % )
Total registers : 653
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -29.981 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 29.29 MHz ( period = 34.147 ns )

====================================================================================
Total logic elements : 2,192 / 18,752 ( 12 % )
    Total combinational functions : 2,115 / 18,752 ( 11 % )
    Dedicated logic registers : 653 / 18,752 ( 3 % )
Total registers : 653
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 45.18 MHz ; 45.18 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,148 / 55,856 ( 4 % )
    Total combinational functions : 2,115 / 55,856 ( 4 % )
    Dedicated logic registers : 653 / 55,856 ( 1 % )
Total registers : 653
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 41.13 MHz ; 41.13 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,147 / 55,856 ( 4 % )
    Total combinational functions : 2,115 / 55,856 ( 4 % )
    Dedicated logic registers : 653 / 55,856 ( 1 % )
Total registers : 653
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 35.94 MHz ; 35.94 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,158 / 55,856 ( 4 % )
    Total combinational functions : 2,115 / 55,856 ( 4 % )
    Dedicated logic registers : 653 / 55,856 ( 1 % )
Total registers : 653
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 48.58 MHz ; 48.58 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,148 / 21,280 ( 10 % )
    Total combinational functions : 2,115 / 21,280 ( 10 % )
    Dedicated logic registers : 653 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 41.31 MHz ; 41.31 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,148 / 21,280 ( 10 % )
    Total combinational functions : 2,115 / 21,280 ( 10 % )
    Dedicated logic registers : 653 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 36.91 MHz ; 36.91 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,147 / 21,280 ( 10 % )
    Total combinational functions : 2,115 / 21,280 ( 10 % )
    Dedicated logic registers : 653 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 40.31 MHz ; 40.31 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,525 / 40,128 ( 4 % )
    Dedicated logic registers : 656 / 40,128 ( 2 % )
Total registers : 656
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 71.15 MHz ; 71.15 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,507 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 654 / 36,100 ( 2 % )
Total registers : 654
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary              ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 64.7 MHz ; 64.7 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,503 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 654 / 36,100 ( 2 % )
Total registers : 654
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 55.27 MHz ; 55.27 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,506 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 659 / 36,100 ( 2 % )
Total registers : 659
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.449 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 40.63 MHz ( period = 24.615 ns )

====================================================================================
Total logic elements : 2,081 / 10,570 ( 20 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -24.172 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 35.29 MHz ( period = 28.338 ns )

====================================================================================
Total logic elements : 2,081 / 10,570 ( 20 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -28.410 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 30.70 MHz ( period = 32.576 ns )

====================================================================================
Total logic elements : 2,081 / 10,570 ( 20 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.138 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 65.34 MHz ( period = 15.304 ns )

====================================================================================
Logic utilization : 16 %
    Combinational ALUTs : 1,523 / 12,480 ( 12 % )
    Dedicated logic registers : 655 / 12,480 ( 5 % )
Total registers : 655
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -13.500 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 56.61 MHz ( period = 17.666 ns )

====================================================================================
Logic utilization : 16 %
    Combinational ALUTs : 1,529 / 12,480 ( 12 % )
    Dedicated logic registers : 658 / 12,480 ( 5 % )
Total registers : 658
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -16.427 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 48.56 MHz ( period = 20.593 ns )

====================================================================================
Logic utilization : 16 %
    Combinational ALUTs : 1,527 / 12,480 ( 12 % )
    Dedicated logic registers : 655 / 12,480 ( 5 % )
Total registers : 655
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 79.65 MHz ; 79.65 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,511 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 656 / 38,000 ( 2 % )
Total registers : 656
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 72.71 MHz ; 72.71 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,506 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 656 / 38,000 ( 2 % )
Total registers : 656
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 66.57 MHz ; 66.57 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,505 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 658 / 38,000 ( 2 % )
Total registers : 658
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.023 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 38.18 MHz ( period = 26.189 ns )

====================================================================================
Total logic elements : 2,286 / 18,752 ( 12 % )
    Total combinational functions : 2,208 / 18,752 ( 12 % )
    Dedicated logic registers : 695 / 18,752 ( 4 % )
Total registers : 695
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.679 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 32.42 MHz ( period = 30.845 ns )

====================================================================================
Total logic elements : 2,298 / 18,752 ( 12 % )
    Total combinational functions : 2,208 / 18,752 ( 12 % )
    Dedicated logic registers : 695 / 18,752 ( 4 % )
Total registers : 695
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -33.074 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 26.85 MHz ( period = 37.240 ns )

====================================================================================
Total logic elements : 2,290 / 18,752 ( 12 % )
    Total combinational functions : 2,208 / 18,752 ( 12 % )
    Dedicated logic registers : 695 / 18,752 ( 4 % )
Total registers : 695
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 45.33 MHz ; 45.33 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,251 / 55,856 ( 4 % )
    Total combinational functions : 2,208 / 55,856 ( 4 % )
    Dedicated logic registers : 695 / 55,856 ( 1 % )
Total registers : 695
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 40.39 MHz ; 40.39 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,244 / 55,856 ( 4 % )
    Total combinational functions : 2,208 / 55,856 ( 4 % )
    Dedicated logic registers : 695 / 55,856 ( 1 % )
Total registers : 695
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 34.44 MHz ; 34.44 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,243 / 55,856 ( 4 % )
    Total combinational functions : 2,208 / 55,856 ( 4 % )
    Dedicated logic registers : 695 / 55,856 ( 1 % )
Total registers : 695
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 47.56 MHz ; 47.56 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,246 / 21,280 ( 11 % )
    Total combinational functions : 2,208 / 21,280 ( 10 % )
    Dedicated logic registers : 695 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 39.75 MHz ; 39.75 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,247 / 21,280 ( 11 % )
    Total combinational functions : 2,208 / 21,280 ( 10 % )
    Dedicated logic registers : 695 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 36.35 MHz ; 36.35 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,244 / 21,280 ( 11 % )
    Total combinational functions : 2,208 / 21,280 ( 10 % )
    Dedicated logic registers : 695 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.28 MHz ; 42.28 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,588 / 40,128 ( 4 % )
    Dedicated logic registers : 708 / 40,128 ( 2 % )
Total registers : 708
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 71.18 MHz ; 71.18 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,577 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 706 / 36,100 ( 2 % )
Total registers : 706
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 67.53 MHz ; 67.53 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,600 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 708 / 36,100 ( 2 % )
Total registers : 708
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 57.64 MHz ; 57.64 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,590 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 704 / 36,100 ( 2 % )
Total registers : 704
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.306 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 37.78 MHz ( period = 26.472 ns )

====================================================================================
Total logic elements : 2,185 / 10,570 ( 21 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -25.123 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 34.14 MHz ( period = 29.289 ns )

====================================================================================
Total logic elements : 2,185 / 10,570 ( 21 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -29.818 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 29.43 MHz ( period = 33.984 ns )

====================================================================================
Total logic elements : 2,185 / 10,570 ( 21 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.982 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 61.93 MHz ( period = 16.148 ns )

====================================================================================
Logic utilization : 17 %
    Combinational ALUTs : 1,590 / 12,480 ( 13 % )
    Dedicated logic registers : 698 / 12,480 ( 6 % )
Total registers : 698
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -14.069 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 54.84 MHz ( period = 18.235 ns )

====================================================================================
Logic utilization : 17 %
    Combinational ALUTs : 1,601 / 12,480 ( 13 % )
    Dedicated logic registers : 699 / 12,480 ( 6 % )
Total registers : 699
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -17.377 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 46.42 MHz ( period = 21.543 ns )

====================================================================================
Logic utilization : 17 %
    Combinational ALUTs : 1,592 / 12,480 ( 13 % )
    Dedicated logic registers : 698 / 12,480 ( 6 % )
Total registers : 698
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 83.39 MHz ; 83.39 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,597 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 702 / 38,000 ( 2 % )
Total registers : 702
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary             ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 72.2 MHz ; 72.2 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,588 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 699 / 38,000 ( 2 % )
Total registers : 699
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary             ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 65.3 MHz ; 65.3 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,587 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 700 / 38,000 ( 2 % )
Total registers : 700
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -21.828 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 38.47 MHz ( period = 25.994 ns )

====================================================================================
Total logic elements : 2,418 / 18,752 ( 13 % )
    Total combinational functions : 2,321 / 18,752 ( 12 % )
    Dedicated logic registers : 737 / 18,752 ( 4 % )
Total registers : 737
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -25.495 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 33.71 MHz ( period = 29.661 ns )

====================================================================================
Total logic elements : 2,414 / 18,752 ( 13 % )
    Total combinational functions : 2,321 / 18,752 ( 12 % )
    Dedicated logic registers : 737 / 18,752 ( 4 % )
Total registers : 737
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -31.011 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 28.43 MHz ( period = 35.177 ns )

====================================================================================
Total logic elements : 2,406 / 18,752 ( 13 % )
    Total combinational functions : 2,321 / 18,752 ( 12 % )
    Dedicated logic registers : 737 / 18,752 ( 4 % )
Total registers : 737
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.84 MHz ; 42.84 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,357 / 55,856 ( 4 % )
    Total combinational functions : 2,321 / 55,856 ( 4 % )
    Dedicated logic registers : 737 / 55,856 ( 1 % )
Total registers : 737
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 38.45 MHz ; 38.45 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,363 / 55,856 ( 4 % )
    Total combinational functions : 2,321 / 55,856 ( 4 % )
    Dedicated logic registers : 737 / 55,856 ( 1 % )
Total registers : 737
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 32.46 MHz ; 32.46 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,380 / 55,856 ( 4 % )
    Total combinational functions : 2,321 / 55,856 ( 4 % )
    Dedicated logic registers : 737 / 55,856 ( 1 % )
Total registers : 737
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 45.52 MHz ; 45.52 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,364 / 21,280 ( 11 % )
    Total combinational functions : 2,321 / 21,280 ( 11 % )
    Dedicated logic registers : 737 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 39.03 MHz ; 39.03 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,366 / 21,280 ( 11 % )
    Total combinational functions : 2,321 / 21,280 ( 11 % )
    Dedicated logic registers : 737 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 33.57 MHz ; 33.57 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,363 / 21,280 ( 11 % )
    Total combinational functions : 2,321 / 21,280 ( 11 % )
    Dedicated logic registers : 737 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 41.54 MHz ; 41.54 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,675 / 40,128 ( 4 % )
    Dedicated logic registers : 744 / 40,128 ( 2 % )
Total registers : 744
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 75.35 MHz ; 75.35 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,668 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 749 / 36,100 ( 2 % )
Total registers : 749
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 64.23 MHz ; 64.23 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,670 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 744 / 36,100 ( 2 % )
Total registers : 744
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 53.69 MHz ; 53.69 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,677 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 753 / 36,100 ( 2 % )
Total registers : 753
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -21.281 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 39.30 MHz ( period = 25.447 ns )

====================================================================================
Total logic elements : 2,279 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -24.434 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 34.97 MHz ( period = 28.600 ns )

====================================================================================
Total logic elements : 2,279 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -27.769 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 31.31 MHz ( period = 31.935 ns )

====================================================================================
Total logic elements : 2,279 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.395 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 64.26 MHz ( period = 15.561 ns )

====================================================================================
Logic utilization : 18 %
    Combinational ALUTs : 1,665 / 12,480 ( 13 % )
    Dedicated logic registers : 739 / 12,480 ( 6 % )
Total registers : 739
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -13.731 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 55.88 MHz ( period = 17.897 ns )

====================================================================================
Logic utilization : 18 %
    Combinational ALUTs : 1,671 / 12,480 ( 13 % )
    Dedicated logic registers : 741 / 12,480 ( 6 % )
Total registers : 741
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -16.325 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 48.80 MHz ( period = 20.491 ns )

====================================================================================
Logic utilization : 17 %
    Combinational ALUTs : 1,678 / 12,480 ( 13 % )
    Dedicated logic registers : 741 / 12,480 ( 6 % )
Total registers : 741
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 80.04 MHz ; 80.04 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,666 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 752 / 38,000 ( 2 % )
Total registers : 752
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 73.58 MHz ; 73.58 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,675 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 753 / 38,000 ( 2 % )
Total registers : 753
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 63.16 MHz ; 63.16 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,670 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 754 / 38,000 ( 2 % )
Total registers : 754
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -21.627 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 38.77 MHz ( period = 25.793 ns )

====================================================================================
Total logic elements : 2,507 / 18,752 ( 13 % )
    Total combinational functions : 2,391 / 18,752 ( 13 % )
    Dedicated logic registers : 779 / 18,752 ( 4 % )
Total registers : 779
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.226 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 32.90 MHz ( period = 30.392 ns )

====================================================================================
Total logic elements : 2,508 / 18,752 ( 13 % )
    Total combinational functions : 2,391 / 18,752 ( 13 % )
    Dedicated logic registers : 779 / 18,752 ( 4 % )
Total registers : 779
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -30.704 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 28.68 MHz ( period = 34.870 ns )

====================================================================================
Total logic elements : 2,524 / 18,752 ( 13 % )
    Total combinational functions : 2,391 / 18,752 ( 13 % )
    Dedicated logic registers : 779 / 18,752 ( 4 % )
Total registers : 779
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 43.28 MHz ; 43.28 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,450 / 55,856 ( 4 % )
    Total combinational functions : 2,391 / 55,856 ( 4 % )
    Dedicated logic registers : 779 / 55,856 ( 1 % )
Total registers : 779
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 37.12 MHz ; 37.12 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,443 / 55,856 ( 4 % )
    Total combinational functions : 2,391 / 55,856 ( 4 % )
    Dedicated logic registers : 779 / 55,856 ( 1 % )
Total registers : 779
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 33.03 MHz ; 33.03 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,448 / 55,856 ( 4 % )
    Total combinational functions : 2,391 / 55,856 ( 4 % )
    Dedicated logic registers : 779 / 55,856 ( 1 % )
Total registers : 779
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 43.56 MHz ; 43.56 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,459 / 21,280 ( 12 % )
    Total combinational functions : 2,391 / 21,280 ( 11 % )
    Dedicated logic registers : 779 / 21,280 ( 4 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 39.87 MHz ; 39.87 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,448 / 21,280 ( 12 % )
    Total combinational functions : 2,391 / 21,280 ( 11 % )
    Dedicated logic registers : 779 / 21,280 ( 4 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 34.18 MHz ; 34.18 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,444 / 21,280 ( 11 % )
    Total combinational functions : 2,391 / 21,280 ( 11 % )
    Dedicated logic registers : 779 / 21,280 ( 4 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 41.08 MHz ; 41.08 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,765 / 40,128 ( 4 % )
    Dedicated logic registers : 791 / 40,128 ( 2 % )
Total registers : 791
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 72.68 MHz ; 72.68 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,754 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 793 / 36,100 ( 2 % )
Total registers : 793
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 62.77 MHz ; 62.77 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,742 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 805 / 36,100 ( 2 % )
Total registers : 805
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 57.46 MHz ; 57.46 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,755 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 793 / 36,100 ( 2 % )
Total registers : 793
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -21.713 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 38.64 MHz ( period = 25.879 ns )

====================================================================================
Total logic elements : 2,378 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -24.014 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 35.49 MHz ( period = 28.180 ns )

====================================================================================
Total logic elements : 2,378 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -29.029 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 30.13 MHz ( period = 33.195 ns )

====================================================================================
Total logic elements : 2,378 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.976 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 61.95 MHz ( period = 16.142 ns )

====================================================================================
Logic utilization : 19 %
    Combinational ALUTs : 1,753 / 12,480 ( 14 % )
    Dedicated logic registers : 783 / 12,480 ( 6 % )
Total registers : 783
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -14.897 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 52.46 MHz ( period = 19.063 ns )

====================================================================================
Logic utilization : 19 %
    Combinational ALUTs : 1,762 / 12,480 ( 14 % )
    Dedicated logic registers : 781 / 12,480 ( 6 % )
Total registers : 781
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -17.945 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 45.23 MHz ( period = 22.111 ns )

====================================================================================
Logic utilization : 19 %
    Combinational ALUTs : 1,763 / 12,480 ( 14 % )
    Dedicated logic registers : 783 / 12,480 ( 6 % )
Total registers : 783
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 77.83 MHz ; 77.83 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,748 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 799 / 38,000 ( 2 % )
Total registers : 799
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 69.56 MHz ; 69.56 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,754 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 807 / 38,000 ( 2 % )
Total registers : 807
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (AREA optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 63.22 MHz ; 63.22 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,760 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 803 / 38,000 ( 2 % )
Total registers : 803
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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