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#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -16.965 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 47.32 MHz ( period = 21.131 ns )

====================================================================================
Total logic elements : 1,951 / 18,752 ( 10 % )
    Total combinational functions : 1,889 / 18,752 ( 10 % )
    Dedicated logic registers : 537 / 18,752 ( 3 % )
Total registers : 537
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 2 / 52 ( 4 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.686 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 40.24 MHz ( period = 24.852 ns )

====================================================================================
Total logic elements : 1,947 / 18,752 ( 10 % )
    Total combinational functions : 1,889 / 18,752 ( 10 % )
    Dedicated logic registers : 537 / 18,752 ( 3 % )
Total registers : 537
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 2 / 52 ( 4 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.167 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 32.97 MHz ( period = 30.333 ns )

====================================================================================
Total logic elements : 1,945 / 18,752 ( 10 % )
    Total combinational functions : 1,889 / 18,752 ( 10 % )
    Dedicated logic registers : 537 / 18,752 ( 3 % )
Total registers : 537
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 2 / 52 ( 4 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 54.11 MHz ; 54.11 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,916 / 55,856 ( 3 % )
    Total combinational functions : 1,900 / 55,856 ( 3 % )
    Dedicated logic registers : 537 / 55,856 ( < 1 % )
Total registers : 537
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 2 / 312 ( < 1 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 43.88 MHz ; 43.88 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,915 / 55,856 ( 3 % )
    Total combinational functions : 1,896 / 55,856 ( 3 % )
    Dedicated logic registers : 537 / 55,856 ( < 1 % )
Total registers : 537
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 2 / 312 ( < 1 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 38.68 MHz ; 38.68 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,923 / 55,856 ( 3 % )
    Total combinational functions : 1,901 / 55,856 ( 3 % )
    Dedicated logic registers : 537 / 55,856 ( < 1 % )
Total registers : 537
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 2 / 312 ( < 1 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 51.77 MHz ; 51.77 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,929 / 21,280 ( 9 % )
    Total combinational functions : 1,905 / 21,280 ( 9 % )
    Dedicated logic registers : 537 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 2 / 80 ( 3 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 44.19 MHz ; 44.19 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,924 / 21,280 ( 9 % )
    Total combinational functions : 1,905 / 21,280 ( 9 % )
    Dedicated logic registers : 537 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 2 / 80 ( 3 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 37.67 MHz ; 37.67 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,920 / 21,280 ( 9 % )
    Total combinational functions : 1,899 / 21,280 ( 9 % )
    Dedicated logic registers : 537 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 2 / 80 ( 3 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 49.23 MHz ; 49.23 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,254 / 40,128 ( 3 % )
    Dedicated logic registers : 540 / 40,128 ( 1 % )
Total registers : 540
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 2 / 208 ( < 1 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 83.22 MHz ; 83.22 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,256 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 538 / 36,100 ( 1 % )
Total registers : 538
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 2 / 232 ( < 1 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 72.65 MHz ; 72.65 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,249 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 538 / 36,100 ( 1 % )
Total registers : 538
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 2 / 232 ( < 1 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 61.59 MHz ; 61.59 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,250 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 538 / 36,100 ( 1 % )
Total registers : 538
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 2 / 232 ( < 1 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -18.885 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 43.38 MHz ( period = 23.051 ns )

====================================================================================
Total logic elements : 1,964 / 10,570 ( 19 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 2 / 48 ( 4 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.380 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 40.74 MHz ( period = 24.546 ns )

====================================================================================
Total logic elements : 1,964 / 10,570 ( 19 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 2 / 48 ( 4 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -24.676 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 34.67 MHz ( period = 28.842 ns )

====================================================================================
Total logic elements : 1,964 / 10,570 ( 19 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 2 / 48 ( 4 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -9.481 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 73.28 MHz ( period = 13.647 ns )

====================================================================================
Logic utilization : 15 %
    Combinational ALUTs : 1,309 / 12,480 ( 10 % )
    Dedicated logic registers : 539 / 12,480 ( 4 % )
Total registers : 539
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 2 / 96 ( 2 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.635 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 63.29 MHz ( period = 15.801 ns )

====================================================================================
Logic utilization : 15 %
    Combinational ALUTs : 1,318 / 12,480 ( 11 % )
    Dedicated logic registers : 540 / 12,480 ( 4 % )
Total registers : 540
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 2 / 96 ( 2 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -14.076 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 54.82 MHz ( period = 18.242 ns )

====================================================================================
Logic utilization : 15 %
    Combinational ALUTs : 1,324 / 12,480 ( 11 % )
    Dedicated logic registers : 540 / 12,480 ( 4 % )
Total registers : 540
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 2 / 96 ( 2 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 97.68 MHz ; 97.68 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,252 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 540 / 38,000 ( 1 % )
Total registers : 540
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 2 / 384 ( < 1 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 80.16 MHz ; 80.16 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,259 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 540 / 38,000 ( 1 % )
Total registers : 540
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 2 / 384 ( < 1 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
#     12          10          0         0            0          0            0         1
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 72.42 MHz ; 72.42 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,249 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 537 / 38,000 ( 1 % )
Total registers : 537
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 2 / 384 ( < 1 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################