Subversion Repositories phr

 %\documentclass[handout]{beamer}
\documentclass{beamer}
 
\usepackage [utf8] {inputenc}
\usepackage [spanish] {babel}
\usepackage{multirow}
\usepackage{multicol}
\usepackage{graphicx}
%\usepackage[hyphens]{url}
%\usepackage[hyphenbreaks]{breakurl}
\usepackage{url}
\usepackage[hyphenbreaks]{breakurl}
 
 
\graphicspath{{images/}}
%\graphicspath{{images/images-from-uEA2014/}}
 
%\setbeamertemplate{navigation symbols}{}  % borra los controles de navegación
 
%\usetheme{Warsaw}
\usetheme{Frankfurt}
\usecolortheme[RGB={70,70,255}]{structure}
 
%\setbeamercovered{transparent=0}
\setbeamercovered{transparent=30}
 
%\beamersetuncovermixins{\opaqueness<1>{25}}{\opaqueness<2->{15}}
 
\title{Plataforma de Hardware Reconfigurable para el Diseño de Sistemas Digitales}  
\author{Luis Guanuco, Sergio  Olmedo, Maximiliano Quinteros}
\date[SASE/CASE 2014]{Simposio Argentino de Sistemas Embebidos\\13/14/15 de Agosto, 2014} 
\institute{Centro Universitario de Desarrollo en Automoción y Robótica\\Universidad Tecnológica Nacional, Facultad Regional Córdoba}
 
% \logo{%
%   \includegraphics[width=0.1\paperwidth,keepaspectratio]{CUDARlogo}%
%   \hspace{\dimexpr\paperwidth-2cm-5pt}%
%   \includegraphics[width=0.05\paperwidth,keepaspectratio]{UTNlogo}%
%}
% logo of my university
% \titlegraphic{\includegraphics[width=2cm]{logopolito}\hspace*{4.75cm}~%
%    \includegraphics[width=2cm]{logopolito}
% }
 
%\titlegraphic{\includegraphics[width=5.5cm]{phr_small.png}}
\titlegraphic{
  \includegraphics[width=0.17\textwidth]{images-from-uEA2014/CUDARlogo}\hspace{0.18\textwidth}
  \includegraphics[width=0.25\textwidth]{semanatic}\hspace{0.28\textwidth}
  \includegraphics[width=0.07\textwidth]{images-from-uEA2014/UTNlogo}
}
 
\AtBeginSection[]{
  \begin{frame}
    \frametitle{Contenidos}
    \tableofcontents[currentsection,hideallsubsections]
  \end{frame}
}
 
\begin{document}
 
\begin{frame}
\titlepage
\end{frame}
 
\begin{frame}
\frametitle{Contenidos}
\tableofcontents[hideallsubsections]
\end{frame} 
 
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Introducción}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
% \begin{frame}
%   \frametitle{Una breve introducción}  
%   \begin{center}
%     \includegraphics[width=0.6\textwidth]{images-from-uEA2014/prof.pdf}
%   \end{center}
% \end{frame}
 
\begin{frame}
  \frametitle{Contexto del desarrollo y oportunidades}  
  % \transfade
  \begin{center}
 
    \begin{itemize}
      \item Necesidad de recursos educativos (HW \& SW)
        \begin{itemize}
        \item Adquirir plataformas comerciales
        \item Plataformas propias
        \end{itemize}
        \pause{}
        \vfill{}
      \item Experiencia en Ingeniería Electrónica\footnote{\tiny{Universidad Tecnológica Nacional - Facultad Regional Córdoba.}}
        \begin{description}
        \item [Desarrollo de HW:] Plataforma educativa basada en CPLD
        \item [Creación de Cátedra Electiva:] Técnicas Digitales IV
        \end{description}
        \pause{}
        \vfill{}
      \item Oportunidades
        \begin{itemize}
        \item Desarrollo de recursos de HW con herramientas de \emph{Software Libre}
        \item Articulación de laboratorio, centros I+D e industria para el desarrollo de recursos de HW locales
        \end{itemize}
    \end{itemize}
  \end{center}
\end{frame}
 
\begin{frame}
  \frametitle{Características comunes de las plataformas}  
  % \transfade
  \begin{center}
    \begin{itemize}
    \item El dispositivo lógico programable central es una FPGA
      \vfill
    \item Poseen memoria de configuración no volátil
      \vfill
    \item La configuración es a través de JTAG
      \vfill
    \item Disponen de software para interactuar con la plataforma desde una computadora
      \vfill
    \item Se pueden clasificar en perfiles:
      \begin{itemize}
      \item Para la implementación de sistemas lógicos generales
      \item Orientado a un área específica
      \end{itemize}
    \end{itemize}        
  \end{center}
\end{frame}
 
\begin{frame}
  \frametitle{Recursos de hardware vs. Nivel de enseñanza}  
  % \transfade
 
  \begin{block}{Consideración}
    En función del perfil del usuario de la plataforma se definen los dispositivos que se utilizarán
  \end{block}
 
  \vfill
 
  \begin{center}
      \begin{tabular}{|l|c|c|c|}
        \hline
        \multirow{2}{*}{Nivel} & Llaves/pulsadores & ADC\&DAC/SPI & USB/ETH \\
        & Diodos LED & Display LCD/VGA & HDMI \\ \hline
        \hline
        Inicial & $\checkmark$ & & \\
        \hline
        Medio & $\checkmark$ & $\checkmark$ & \\
        \hline
        Avanzado & $\checkmark$ & $\checkmark$ & $\checkmark$ \\
        \hline
      \end{tabular}
 
      % \includegraphics[width=0.2\textwidth]{images-from-uEA2014/BASYS2-top-400}%  
      % \hfil
      % \includegraphics[width=0.2\textwidth]{images-from-uEA2014/de0-nano}%
      % \hfil
      % \includegraphics[width=0.2\textwidth]{images-from-uEA2014/Avnet-Spartan-6-lx9-MicroBoard}%
 
  \end{center}
\end{frame}
 
\subsection{Desarrollos comerciales} %%%%%%%%%%%%%%%%
 
\begin{frame}
  \frametitle{Plataformas comerciales}  
  % \transfade
  \begin{columns}[onlytextwidth]
 
    \begin{column}{0.4\textwidth}
      \centering
      \vfill
      \includegraphics<1>[width=0.5\textwidth]{images-from-uEA2014/digilent}%
      \hfill
      \includegraphics<1>[width=\textwidth]{images-from-uEA2014/BASYS2-top-400}%      
      \vfill
      \includegraphics<2>[width=0.5\textwidth]{images-from-uEA2014/altera-logo}%
      \hfill
      \includegraphics<2>[width=\textwidth]{images-from-uEA2014/de0-nano}%
      \vfill
      \includegraphics<3>[width=0.5\textwidth]{images-from-uEA2014/avnetlogo}%
      \hfill
      \includegraphics<3>[width=\textwidth]{images-from-uEA2014/Avnet-Spartan-6-lx9-MicroBoard}%
      \vfill
    \end{column}
 
    \begin{column}{0.55\textwidth}
      \only<1>{
        \begin{itemize}
        \item Xilinx Spartan 3-E FPGA, 100K gates
        \item Multiplicadores, RAM y 500MHz
        \item Puerto USB 2 full-speed (configuración y transferencia)
        \item Memoria de Configuración Flash PROM XCF02
        \item 8 LEDs, display 7-seg de 4-dig, 4 pulsadores, 8 llaves, puerto PS/2 y VGA
        \end{itemize}
      }
 
      \only<2>{
        \begin{itemize}
        \item Cyclone IV EP4CE22F17C6N, 22,320 LEs
        \item Multiplicadores, RAM y 4 PLLs
        \item Memoria de configuración EPCS16, SDRAM 32MB, EEPROM 2Kb (I2C)
        \item 8 LEDs, 2 pulsadores, 
        \item Sensores: Acelerómetro de 3 ejes ADI ADXL345, ADC ADC128S022 de 12-bits/8-canales
        \item Alimentación: USB (5 V), cable DC 5-V
        \end{itemize}
      }
 
      \only<3>{
        \begin{itemize}
        \item Spartan-6 XC6SLX9-2CSG324C FPGA
        \item Memoria de configuración SPI flash 128Mb, SDRAM 64MB
        \item 10/100 Ethernet PHY
        \item 4 LEDs, llave DIP 4-bit
        \item Sistema de alimentación (3-rail) con indicador de estado
        \end{itemize}
      }
    \end{column}
 
  \end{columns}
\end{frame}
 
\begin{frame}
\frametitle{Estado del arte de las FPGA en Argentina} 
\begin{center}
 
  \begin{block}{}
    En nuestra región las tecnologías PLD se encuentran integradas en varias líneas de investigación y desarrollos hace algunos años. Instituciones gubernamentales de defensa\cite{citedef-ref}, aeroespaciales, comunicaciones\cite{paper-dta-conae} están implementando dispositivos como FPGAs y CPLDs en sus sistemas electrónicos. Además existe una constante actualización por parte de las instituciones académicas en los programas analíticos de las carreras relacionadas a los sistemas embebidos\cite{act-curricula}.
  \end{block}
 
\end{center}
\end{frame}
 
\begin{frame}
  \frametitle{Estado del arte de las FPGA en Argentina}  
  % \transfade
 
  \begin{columns}[onlytextwidth]
 
    \begin{column}{0.5\textwidth}
      \vfill
      \includegraphics[width=\textwidth]{images-from-uEA2014/s3proto}%
      \vfill
    \end{column}
 
    \begin{column}{0.5\textwidth}
      \begin{itemize}
      \item FPGA Xilinx Spartan 3E
        (XC3S1600E)
      \item 2 Memorias de configuración XCF04S
        (4+4 Mbit).
      \item USB Transceiver de 12 Mb/s
        (Full Speed)
      \item 2 Puertos seriales RS232 de hasta
        300Kbps
      \item 4 Pulsadores, 5 Dip switch, 4 LEDs
      \item 1 Puerto JTAG.
      \item 26 Pines de I/O.
      \item Alimentación simple de 5V.
      \end{itemize}
 
    \end{column}
 
  \end{columns}
\end{frame}
 
\section{Antecedentes} %%%%%%%%%%%%%%%%
 
\subsection[Placa CPLD]{Kit de Desarrollo Educativo con CPLD}
 
\begin{frame}
\frametitle{Kit de Desarrollo educativo con CPLD} 
\begin{center}
\includegraphics[height=0.5\textheight]{images-from-uEA2014/kit_cpld_per.png} \hspace{1ex}
\includegraphics[height=0.4\textheight]{images-from-uEA2014/kit_cpld.png}
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Kit de Desarrollo educativo con CPLD} 
\begin{center}
  \includegraphics<1>[width=0.9\textwidth]{images-from-uEA2014/block1cpld}
  \includegraphics<2>[width=0.9\textwidth]{images-from-uEA2014/block2cpld}
\end{center}
\end{frame}
 
% \subsection{Proyecto FPGALibre}
 
% \begin{frame}
% \frametitle{FPGALibre.sourceforge.net}
% \begin{center}
%   \includegraphics[width=\textwidth]{images-from-uEA2014/fpgalibreweb} 
% \end{center}
% \end{frame}
 
% \begin{frame}
% \frametitle{S3PROTO}
% \begin{center}
 
%   \begin{block}{FPGALibre}
%     El proyecto S3PROTO es parte de la
%     iniciativa FPGALibre cuyo objetivo
%     principal es el de facilitar el
%     intercambio de los elementos
%     necesarios para el desarrollo con
%     FPGA. Ambos proyectos iniciados
%     por INTI – Electrónica e Informática.
%     Toda la información de la tarjeta
%     S3PROTO-MINI se encuentra en el
%     sitio del proyecto FPGALibre\cite{s3proto-mini}.
%   \end{block}
 
%   % \begin{block}{Proyecto S3PROTO}
%   %   El proyecto S3PROTO tiene como
%   %   objetivo final crear una plataforma
%   %   FPGA que pueda alojar un diseño
%   %   con un procesador LEON3 (GRLib) y
%   %   un sistema GNU/Linux embebido.
%   %   Para lograr esto es necesario
%   %   primero abordar diseños multicapas y
%   %   con chips FPGA de encapsulado
%   %   BGA. Con este propósito se realizó el
%   %   diseño de la S3PROTO-MIN    
%   % \end{block}
 
% \end{center}
% \end{frame}
 
% \begin{frame}
% \frametitle{S3PROTO (Caracteríticas)}
% \begin{center}
%   \begin{itemize}
%   \item  Dispositivo
%     FPGA capaz de alojar diseños
%     digitales de mediana y alta complejidad (1600K
%     compuertas).
%   \item Desarrollada con herramientas de software libre
%     (Kicad).
%   \item PCB
%     de 4 capas fabricado por una empresa
%     nacional.
%   \item Chip BGA soldado en el laboratorio con equipo
%     infrarrojo accesible.
%   \item Información de desarrollo y archivos de diseño
%     disponibles para libre uso, réplica y modificación.
%   \end{itemize}
% \end{center}
% \end{frame}
 
 
% \begin{frame}
% \frametitle{Plataforma de Hardware Reconfigurable} 
% \begin{center}
% \includegraphics[width=1\textwidth]{images-from-uEA2014/phr_small.png} 
% \end{center}
% \end{frame}
 
% \begin{frame}
% \frametitle{Hardware libre} 
% \begin{center}
% \includegraphics[width=0.9\textwidth]{images-from-uEA2014/Ohw-logo.pdf} 
% \end{center}
% \end{frame}
 
 
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Placa PHR}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Placa PHR} 
\begin{center}
\includegraphics[width=\textwidth]{images-from-uEA2014/phr_text.png}
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Diagrama de bloques del Hardware} 
%\transfade
\begin{center}
    \includegraphics<1>[width=0.9\textwidth]{images-from-uEA2014/block1.pdf}
    \includegraphics<2>[width=0.9\textwidth]{images-from-uEA2014/block2.pdf}
    \includegraphics<3>[width=0.9\textwidth]{images-from-uEA2014/block3.pdf}
\end{center}
\end{frame}
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\subsection[Dispositivos]{Dispositivos Principales} 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\subsubsection{FPGA} %%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{FPGA}
  \begin{center}
    \only<1-2>{
      \begin{itemize}
      \item Familia Spartan-3A extendida (bajo costo):
        \begin{itemize}
        \item \textbf<2>{Spartan-3A}
          \begin{itemize}
          \item \textbf<2>{Ideal para uso de interfaz entre dispositivos.}
          \end{itemize}
        \item Spartan-3A DSP
          \begin{itemize}
          \item Mayor densidad de recursos en comparación que la familia Spartan-3A
          \item Dispone de un dispositivo DSP (DSP48A)
          \end{itemize}
        \item Spartan-3AN
          \begin{itemize}
          \item Dispositivos no volátiles
          \item Ideal para aplicaciones con restricciones de espacio
          \end{itemize}
        \end{itemize}
      \item Familia Spartan-3E
      \item Familia Spartan-3
      \end{itemize}
    }
  \end{center}
\end{frame}
 
\begin{frame}
\frametitle{FPGA (Características Familia Spartan-3A)} 
\begin{center}
  \only<1-2>{
    \begin{tabular}{|l|c|c|c|c|}
      \hline
      \multirow{2}{*}{\textbf{Devices}} & \textbf{System} & \textbf{Block RAM} & \textbf{Dedicated} &  \textbf{Maximum} \\
      & \textbf{Gates} & \textbf{bits} & \textbf{Multipliers} & \textbf{User I/O} \\
      \hline
      XC3S50A & 50K & 54K & 3 & 144 \\
      \hline
      \textbf<2>{XC3S200A} & \textbf<2>{200K} & \textbf<2>{288K} & \textbf<2>{16} & \textbf<2>{248} \\
      \hline
      XC3S400A & 400K & 360K & 20 & 311 \\
      \hline
      XC3S700A & 700K & 360K & 20 & 372 \\
      \hline
      XC3S1400A & 1400K & 576K & 32 & 502 \\
      \hline
    \end{tabular}
  }
\end{center}
\end{frame}
 
\subsubsection{Memoria de Configuración} %%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Tipo de memoria para la familia Spartan-3A} 
\begin{center}
\only<1-2>{
  \begin{tabular}{|l|c|c|}
    \hline
    \multirow{2}{*}{\textbf{Devices}} & \textbf{Configuration} & \textbf{ISP PROM} \\
    & \textbf{Bits} & \textbf{Solution} \\
    \hline
    XC3S50A   & 437,312   & XCF01S \\
    \hline                        
    \textbf<2>{XC3S200A}  & \textbf<2>{1,196,128} & \textbf<2>{XCF02S} \\
    \hline                        
    XC3S400A  & 1,886,560 & XCF02S \\
    \hline                        
    XC3S700A  & 2,732,640 & XCF04S \\
    \hline
    XC3S1400A & 4,755,296 & XCF08P     \\
    \hline
  \end{tabular}
}
\end{center}
\end{frame}
 
\subsection{Características} %%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Características} 
 
\begin{description}[Memoria PROM:]
 
\item [FPGA:] Xilinx Spartan-3A XC3S200A (VQG100)
\pause
\item [Memoria PROM:] Xilinx XCF02S
\pause
\item [Voltaje entrada:] 5V
\pause
\item [Relojes:] Un reloj fijo y tres seleccionables:
 
	\begin{enumerate}
	\item 50 MHz
	\item 16 MHz, 1 MHz, 500 kHz y 250 kHz
	\item 125 kHz, 62.5 kHz, 31.25 kHz, 15.625 kHz
	\item 3.9062 kHz, 1.9531 kHz, 976,56251 Hz
   \end{enumerate}
\pause
\item [GPIO:] 28 pines en total
\end{description}
 
\end{frame}
 
% \begin{frame}
% \frametitle{El chip FPGA (XC3S200A)} 
% \begin{description}[E/S pares diferenciales máximo:]
% \item [Número de compuertas:] 200K
% \item [Celdas lógicas equivalentes:] 4032
% \item [CLBs:] 448 
% \item [Bits de RAM distribuida:] 28K
% \item [Bits de Bloques de RAM:] 288K
% \item [Multiplicadores dedicados:] 16
% \item [DCMs:] 4
% \item [Máximo número de E/S:] 248
% \item [E/S pares diferenciales máximo:] 112
% \end{description}
% \end{frame}
 
 
\begin{frame}[b]
\frametitle{Periféricos} 
\only<1-5>{
\begin{itemize}
\item \textbf<1>{8 LEDs}
\item \textbf<2>{8 llaves (\emph{DIP switch})}
\item \textbf<3>{4 pulsadores}
\item \textbf<4>{Display de 7 segmentos cuádruple}
\item \textbf<5>{Puerto serie}
\end{itemize}
}
 
%\vspace{3cm} 
\begin{center}
\includegraphics<1>[width=1\textwidth]{images-from-uEA2014/phr_top_leds.png}
\includegraphics<2>[width=1\textwidth]{images-from-uEA2014/phr_top_switches.png}
\includegraphics<3>[width=1\textwidth]{images-from-uEA2014/phr_top_botones.png}
\includegraphics<4>[width=1\textwidth]{images-from-uEA2014/phr_top_display.png}
\includegraphics<5>[width=1\textwidth]{images-from-uEA2014/phr_top_nada.png}
\includegraphics<6>[width=1\textwidth]{images-from-uEA2014/phr_top.png}
\end{center}
 
\vspace{1ex}
 
\end{frame}
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Placa S3Power}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
%
\begin{frame}
\frametitle{Placa S3Power} 
\begin{center}
\includegraphics[width=0.8\textwidth]{images-from-uEA2014/s3power_small.png}
\end{center}
\end{frame}
 
%
\begin{frame}
\frametitle{Desarrollo del INTI} 
\begin{center}
\includegraphics[width=0.6\textwidth]{images-from-uEA2014/s3power_inti.png}
 
Christian Huy y Diego Brengi
 
\emph{Instituto Nacional de Tecnología Industrial}
\end{center}
\end{frame}
 
\subsection{Requerimientos de alimentación de la FPGA} %%%%%%%%%%%%%%%%
 
%
\begin{frame}
%\frametitle{Voltajes de alimentación de la FPGA} 
\frametitle{Alimentación de la FPGA} 
\begin{center}
\begin{tabular}{|c|p{4.5cm}|p{3cm}|}
	\hline
	\textbf{Entrada} & \textbf{Alimienta a} & \textbf{Tensión nominal} \\	\hline
	\hline
   VCCINT  & Núcleo interno (CLBs, bloques de RAM)  & 1.2V    \\	\hline
   VCCAUX  & DCMs, drivers diferenciales, pines de configuración dedicados y la  interfaz JTAG    & 2.5V o 3.3V    \\	\hline
   VCCO0  & Banco de E/S número 0    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\	\hline
   VCCO1  & Banco de E/S número 1    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V   \\	\hline
   VCCO2  & Banco de E/S número 2    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\	\hline
   VCCO3  & Banco de E/S número 3    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\	\hline
\end{tabular}
\end{center}
\end{frame}
 
%
\begin{frame}
%\frametitle{Circuito POR} 
\frametitle{Alimentación de la FPGA} 
El circuito \emph{Power On RESET} verifica:
\begin{itemize}
\item VCCINT
\item VCCAUX
\item VCCO2
\end{itemize}
\pause
Tiempos de encendido:
\begin{center}
\begin{tabular}{|c|l|c|c|}
	\hline
	\textbf{Símbolo} & \textbf{Rampa de} & \textbf{Min} & \textbf{Max} \\	\hline
	\hline
   VCCINTR & VCCINT  & 0.2 ms & 100 ms   \\	\hline
	VCCAUXR & VCCAUX  & 0.2 ms & 100 ms   \\	\hline
	VCCO2R  & VCCO del Banco 2  & 0.2 ms & 100 ms   \\	\hline
\end{tabular}
\end{center}
\end{frame}
 
 
\subsection{S3Power} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
%\frametitle{Voltajes elegidos} 
\frametitle{Características de salida de la S3Power} 
\begin{itemize}
\item 1.2V y 2.5A para la lógica interna.
\item 3.3V y 2.5A para los bancos de pines.
\item 2.5V y 200mA para el módulo de comunicación JTAG.
\end{itemize}
\end{frame}
 
\begin{frame}
\frametitle{El chip TPS75003} 
\begin{itemize}
\item<1-> Posee tres reguladores de tensión: Dos tipo Buck de 3A y eficiencia del 95\% y otro regulador lineal de 300 mA.
\item<2-> Voltaje de entrada de entre 2.2V y 6.5 V.
\item<3-> Arranque suave e independiente para cada regulador.
\item<4-> Tensiones ajustables de 1.2 V a 6.5 V para los convertidores Buck y de 1.0 V a 6.5 V para el convertidor lineal.
\end{itemize}
\end{frame}
 
% \begin{frame}
% \frametitle{Arranque} 
% \begin{center}
% \includegraphics[width=0.9\textwidth]{images-from-uEA2014/arranque.pdf}
% \end{center}
% \end{frame}
 
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Placa OOCDLink}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Placa OOCDLink} 
\begin{center}
\includegraphics[width=0.8\textwidth]{images-from-uEA2014/oocdlink_small.png}
\end{center}
\end{frame}
 
\subsection{FTDI chip} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{El chip FT2232D} 
\begin{itemize}
\item <1->Cumple con USB 2.0 Full Speed (12 Mbits/sec)
\item <2->Tiene una tasa de transferencia de entre 300 y 3 MBaud
\item <3->Forma dos canales de comunicación
\item <4->Desde el SO, la interfaz puede verse como un \emph{puerto serie virtual}
\item <5->Existen librerías para implementar JTAG, I2C y SPI
\end{itemize}
\end{frame}
 
\begin{frame}
\frametitle{El chip FT2232D} 
\begin{center}
\includegraphics[width=1\textwidth]{images-from-uEA2014/FTblock.pdf}
\end{center}
\end{frame}
 
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Configuración de la FPGA}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame} 
\frametitle{Modos de configuración (familia Spartan-3A)} 
\begin{itemize}
\item \textbf<2>{\textsl{Master Serial} desde una memoria PROM Flash de Xilinx}
\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria Flash SPI
\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash
\item \textsl{Slave Serial}, típicamente cargada desde un procesador
\item \textsl{Slave Parallel}, típicamente cargada desde un procesador
\item \textbf<2>{\textsl{Boundary Scan} (JTAG), típicamente cargada desde un procesador}
\end{itemize} 
\end{frame}
 
 
\begin{frame} 
\frametitle{Selección de los modos de configuración} 
\includegraphics[width=1\textwidth]{images-from-uEA2014/config_modes.pdf}
\end{frame}
 
\begin{frame} 
\frametitle{Circuito de configuración} 
\includegraphics[width=1\textwidth]{images-from-uEA2014/conf_mod_sche.pdf}
\end{frame}
 
 
\subsection{Software} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{xc3sprog} 
\begin{center}
\includegraphics[width=1\textwidth]{images-from-uEA2014/xc3sprog.pdf}
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{xc3sprog} 
\begin{center}
\includegraphics[width=0.8\textwidth]{images-from-uEA2014/front-end.pdf}
\end{center}
\end{frame}
 
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Conclusiones}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Conclusiones}
\begin{center}
 
  \begin{block}{Proceso de fabricación}
    El desarrollo del proyecto PHR ha requerido pasar por todas las etapas del proceso de producción de sistemas electrónicos
  \end{block}
  \vfill
  \includegraphics[width=\textwidth]{images-from-uEA2014/compra-pcb}
 
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Conclusiones}
\begin{center}
  \begin{block}{Desarrollos reutilizables}
    Se consideró disponer de la etapa de alimentación y la interfaz JTAG en forma independientes a la placa principal PHR. Ambas placas pueden ser reutilizadas en otros proyectos por parte de los estudiantes.
  \end{block}
  \vfill
  \includegraphics[width=0.8\textwidth]{images-from-uEA2014/placas-separadas} 
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Conclusiones}
\begin{center}
 
  \begin{block}{Hardware de Especificaciones Abiertas}
  El proyecto se realizó en su totalidad con herramientas de software libre/abiertas. Por cada etapa del desarrollo se buscaron alternativas libres que cubrieran los requerimientos del caso. Se tiene referencias sobre proyectos de las mismas envergadura pero la plataforma PHR requería nuevas tecnologías a implementar que han sido resueltas con herramientas desarrolladas por la comunidad de software/hardware libre/abierto.
  \end{block}
 
  \vfill
  \includegraphics[width=0.8\textwidth]{images-from-uEA2014/kicadenplaca} 
 
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Conclusiones}
\begin{center}
 
  \begin{block}{Transferencia del desarrollo}
    La transferencia del desarrollo se encuentran en ejecución. Se
    realizan tareas conjuntas con la formación del personal a cargo
    del Laboratorio donde se instalarán las plataformas. En principio
    se tiene una plataforma funcional e instalada sin problema alguno.
  \end{block}
 
  \vfill
  \includegraphics[width=\textwidth]{images-from-uEA2014/placalogoutn} 
 
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Conclusiones}
\begin{center}
  \begin{block}{Costos finales}
    \begin{itemize}
    \item El costo de fabricación de un desarrollo de prototipaje es elevado
      y más si se trabajo con tecnologías no
      comercializadas en la región.
    \item No encontramos limitaciones o dependencia sobre herramientas de \textsl{software}.
    \end{itemize}
  \end{block}
 
  \pause{}
 
\begin{block}{Consideraciones para versiones futuras}
  \begin{itemize}
  \item Sistema de alimentación.
  \item Revisar la FPGA a utilizar.
  \item Memoria de configuración.
  \end{itemize}
\end{block}
 
  % \begin{tabular}{|l |l |}
  %   \hline
  %   Placa & Costo (\$)\\
  %   \hline \hline
 
  %   PHRboard & 73.44946 \\
  %   \hline
  %   S3Power & 25.87200\\
  %   \hline
  %   OOCDLink & 18.79393 \\
  %   \hline
  %   Total (en Dólares) & \textbf{118.11539} \\ 
  %   \hline  
  % \end{tabular}
 
\end{center}
\end{frame}
 
% \begin{frame} 
% \frametitle{Conclusiones} 
 
 
% \end{frame}
 
\begin{frame}
  \frametitle{Conclusiones}
  \begin{center}
    \includegraphics[width=\textwidth]{images-from-uEA2014/phr-foto} 
  \end{center}
\end{frame}
 
\appendix
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section*{OpenHardware}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\subsection{Comunidad} %%%%%%%%%%%%%%%%
 
% \begin{frame} 
% \frametitle{Comunidad de hardware abierto}
% \begin{center}
% \includegraphics[width=0.6\textwidth]{images-from-uEA2014/oc.jpg}
% \end{center}
% \end{frame}
 
% \begin{frame} 
% \frametitle{Otros proyectos Open Hardware}
% \begin{itemize}
% \item <1-2>OpenRISC
% \item <2-2>LEON
% \item <3>Arduino
% \item <4>CUBEBUG-1
% \end{itemize}
% \begin{center}
% \includegraphics<3>[width=1\textwidth]{images-from-uEA2014/ohwp_arduino.jpg}
% \includegraphics<4>[width=1\textwidth]{images-from-uEA2014/ohwp_cubeBug1.jpg}
% \end{center}
% \end{frame}
 
% \begin{frame}
%   \frametitle{Otros proyectos Open Hardware - OpenRISC}
%   \begin{center}
%     \begin{block}{OpenRISC}
%       El objetivo del proyecto es crear un procesador abierto de código abierto y libre 
%     \end{block}
 
%     \begin{block}{El proyecto proporciona ...}
%       \begin{itemize}
%       \item un arquitectura abierta RISC con funciones de DSP
%       \item un conjunto de implementaciones de código abierto sobre una arquitectura RISC
%       \item un completo de herramientas de desarrollo (SW) de código abierto. Además de librerías, OS y aplicaciones 
%       \end{itemize}
 
%     \end{block}
 
%   \end{center}
% \end{frame}
 
\begin{frame}
  \frametitle{Otros proyectos Open Hardware - Arduino}
  \begin{center}
    \begin{block}{}
      Arduino es una plataforma de hardware libre, basada en una placa con un microcontrolador y un entorno de desarrollo, diseñada para facilitar el uso de la electrónica en proyectos multidisciplinares.
    \end{block}
    \vfill
    \includegraphics[width=\textwidth]{images-from-uEA2014/ohwp_arduino.jpg}
 
  \end{center}
\end{frame}
 
 
\begin{frame}
  \frametitle{Otros proyectos Open Hardware - CUBEBUG-1}
  \begin{center}
    \begin{block}{}
      Desarrollo de tecnología para un nuevo diseño de la plataforma CubeSat. Se publica el diseño hardware y software como Open Source y Open Hardware para su uso en proyectos de aficionados, proyectos universitarios y laboratorios de investigación.
    \end{block}
    \vfill
    \includegraphics[width=0.85\textwidth]{images-from-uEA2014/ohwp_cubeBug1}
 
  \end{center}
\end{frame}
 
\subsection{Sitio web del proyecto} %%%%%%%%%%%%%%%%
 
\begin{frame} 
\begin{center}
\includegraphics[width=1\textwidth]{images-from-uEA2014/opencores.png}
\end{center}
\end{frame}
 
 
\section*{Referencias} %%%%%%%%%%%%%%%%
 
\begin{frame}[allowframebreaks]
  \frametitle<presentation>{Rerefencias}    
  \begin{thebibliography}{10}    
 
    \beamertemplatebookbibitems
  \bibitem{citedef-ref}
    Instituto de Investigación Científica y Técnicas para al defensa (CITEDEF), \emph{Radar Láser}, url: \texttt{\burl{http://www.citedef.gob.ar/i-d/laser/areas-de-trabajo-laser/ral-descripcion/}}.
 
    \beamertemplatebookbibitems
  \bibitem{paper-dta-conae}
    J.~Siman, G.~Jaquenod and H.~Mascialino, \emph{Fpga-Based Transmit/Receive Distributed Controller for the TR Modules of an L Band Antenna (SAR)}, 4th. Southern Conference on Programmable Logic, 2008.
 
    \beamertemplatebookbibitems
  \bibitem{act-curricula}
    P.~Cayuela, \emph{Actualización de la currícula -- Incorporación de la lógica programable en ingeniería}, Jornada de Investigación y Desarrollo en Ingeniería de Software (JIDIS'07). Córdoba Argentina. 2007.
 
    \beamertemplatebookbibitems
  \bibitem{s3proto-mini}
    FPGALibre, \emph{S3PROTO-MINI - Proyecto FPGA Libre - SourceForge}, url: \texttt{\burl{http://fpgalibre.sourceforge.net/varios/brochure-s3proto-mini.pdf}}.
 
  \end{thebibliography}
\end{frame}
 
\subsection{Fin} %%%%%%%%%%%%%%%%
 
% \begin{frame} 
% \frametitle{¿Preguntas?} 
% \begin{center}
% \includegraphics[height=0.9\textheight]{images-from-uEA2014/question_.pdf}
% \end{center}
% \end{frame}
 
\begin{frame} 
  \frametitle{Fin} 
  \begin{center}
    ¡Muchas gracias!\\
    ¿Preguntas?
  \end{center}
\end{frame}
 
\end{document}