Subversion Repositories phr

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\title{Plataforma de Hardware Reconfigurable para el Diseño de Sistemas Digitales}  
\author{Luis Guanuco, Sergio  Olmedo, Maximiliano Quinteros}
\date[uEA2014]{V Congreso de Microelectrónica Aplicada\\14 de Mayo, 2014} 
\institute{Centro Universitario de Desarrollo en Automoción y Robótica\\Universidad Tecnológica Nacional, Facultad Regional Córdoba}
 
% \logo{%
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%   \hspace{\dimexpr\paperwidth-2cm-5pt}%
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%}
% logo of my university
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% }
 
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\titlegraphic{
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}
 
\AtBeginSection[]{
  \begin{frame}
    \frametitle{Contenidos}
    \tableofcontents[currentsection,hideallsubsections]
  \end{frame}
}
 
\begin{document}
 
\begin{frame}
\titlepage
\end{frame}
 
\begin{frame}
\frametitle{Contenidos}
\tableofcontents[hideallsubsections]
\end{frame} 
 
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Introducción}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
  \frametitle{Una breve introducción}  
  \begin{center}
    \includegraphics[width=0.6\textwidth]{prof.pdf}
  \end{center}
\end{frame}
 
\begin{frame}
  \frametitle{Contexto del desarrollo y oportunidades}  
  % \transfade
  \begin{center}
 
    \begin{itemize}
      \item Necesidad de recursos educativos (HW \& SW)
        \begin{description}
        \item [Nuevas tecnologías:] Adquirir plataformas comerciales
        \item [Desarrollos a medida:] Diseño de plataformas locales
        \end{description}
        \pause{}
        \vfill{}
      \item Experiencia en Ingeniería Electrónica
        \begin{description}
        \item [Desarrollo de HW:] Plataforma educativa basada en CPLD
        \item [Creación de Cátedra Electiva:] Técnicas Digitales IV
        \end{description}
        \pause{}
        \vfill{}
      \item Oportunidades
        \begin{itemize}
        \item Desarrollo de recursos de HW con herramientas de \emph{Software Libre}
        \item Articulación de laboratorio, centros I+D e industria para el desarrollo de recursos de HW locales
        \end{itemize}
    \end{itemize}
  \end{center}
\end{frame}
 
\begin{frame}
  \frametitle{Características comunes de las plataformas}  
  % \transfade
  \begin{center}
    \begin{itemize}
    \item El dispositivo lógico programable central es una FPGA
      \vfill
    \item Poseen Memoria de configuración de la FPGA
      \vfill
    \item El acceso al dispositivo es a través de JTAG
      \vfill
    \item Disponen de algún software para interactuar con la plataforma desde una computadora
      \vfill
    \item Tienen dos perfiles de diseño:
      \begin{itemize}
      \item Para la implementación de sistemas lógicos generales
      \item Orientado a un área específica
      \end{itemize}
    \end{itemize}        
  \end{center}
\end{frame}
 
\begin{frame}
  \frametitle{Recursos de hardware vs. Nivel de enseñanza}  
  % \transfade
 
  \begin{block}{Consideración}
    En función del perfil del usuario de la plataforma se definen los dispositivos que se utilizarán
  \end{block}
 
  \vfill
 
  \begin{center}
      \begin{tabular}{|l|c|c|c|}
        \hline
        \multirow{2}{*}{Nivel} & Llaves/pulsadores & ADC\&DAC/SPI & USB/ETH \\
        & Diodos LED & Display LCD/VGA & HDMI \\ \hline
        \hline
        Inicial & $\checkmark$ & & \\
        \hline
        Medio & $\checkmark$ & $\checkmark$ & \\
        \hline
        Avanzado & $\checkmark$ & $\checkmark$ & $\checkmark$ \\
        \hline
      \end{tabular}
 
      % \includegraphics[width=0.2\textwidth]{BASYS2-top-400}%  
      % \hfil
      % \includegraphics[width=0.2\textwidth]{de0-nano}%
      % \hfil
      % \includegraphics[width=0.2\textwidth]{Avnet-Spartan-6-lx9-MicroBoard}%
 
  \end{center}
\end{frame}
 
\begin{frame}
  \frametitle{Plataformas comerciales}  
  % \transfade
  \begin{columns}[onlytextwidth]
 
    \begin{column}{0.4\textwidth}
      \centering
      \vfill
      \includegraphics<1>[width=0.5\textwidth]{digilent}%
      \hfill
      \includegraphics<1>[width=\textwidth]{BASYS2-top-400}%      
      \vfill
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      \hfill
      \includegraphics<2>[width=\textwidth]{de0-nano}%
      \vfill
      \includegraphics<3>[width=0.5\textwidth]{avnetlogo}%
      \hfill
      \includegraphics<3>[width=\textwidth]{Avnet-Spartan-6-lx9-MicroBoard}%
      \vfill
    \end{column}
 
    \begin{column}{0.55\textwidth}
      \only<1>{
        \begin{itemize}
        \item Xilinx Spartan 3-E FPGA, 100K gates
        \item Multiplicadores, RAM y 500MHz+
        \item Puerto USB 2 full-speed (configuración y transferencia)
        \item Memoria de Configuración Flash PROM XCF02
        \item 8 LEDs, display 7-seg de 4-dig, 4 pulsadores, 8 llaves, puerto PS/2 y VGA
        \end{itemize}
      }
 
      \only<2>{
        \begin{itemize}
        \item Cyclone IV EP4CE22F17C6N, 22,320 LEs
        \item Multiplicadores, RAM y 4 PLLs
        \item Memoria de configuración EPCS16, SDRAM 32MB, EEPROM 2Kb (I2C)
        \item 8 LEDs, 2 pulsadores, 
        \item Sensores: Acelerómetro de 3 ejes ADI ADXL345, ADC ADC128S022 de 12-bits/8-canales
        \item Alimentación: USB (5 V), cable DC 5-V
        \end{itemize}
      }
 
      \only<3>{
        \begin{itemize}
        \item Spartan-6 XC6SLX9-2CSG324C FPGA
        \item Memoria de configuración SPI flash 128Mb, SDRAM 64MB
        \item 10/100 Ethernet PHY
        \item Sistema de alimentación (3-rail) con indicador de estado
        \item 4 LEDs, llave DIP 4-bit
        \end{itemize}
      }
    \end{column}
 
  \end{columns}
\end{frame}
 
\begin{frame}
\frametitle{Recursos básicos de las plataformas} 
\begin{center}
  \begin{itemize}
  \item FPGA
  \item Memoria de configuración de la FPGA
  \item Periféricos básicos (LEDs, display, pulsadores, llaves, etc.)
  \item Puerto USB
  \item Puerto para módulos externos
  \item Puerto para propósitos generales
  \item Varias señales de reloj (clock)
  \item VGA
  \item PS/2
  \item Memorias ROM/RAM
  \item ADC/DAC
  \end{itemize}
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Estado del arte de las FPGA en Argentina} 
\begin{center}
 
  \begin{block}{}
    En nuestra región las tecnologías PLD se encuentran integradas en varias líneas de investigación y desarrollos hace algunos años. Instituciones gubernamentales de defensa, aeroespaciales, comunicaciones están implementando dispositivos como FPGAs y CPLDs en sus sistemas electrónicos. Además existe una constante actualización por parte de las instituciones académicas en los programas analíticos de las carreras relacionadas a los sistemas embebidos.
  \end{block}
 
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Kit de Desarrollo educativo con CPLD} 
\begin{center}
  \includegraphics<1>[width=0.9\textwidth]{block1cpld}
  \includegraphics<2>[width=0.9\textwidth]{block2cpld}
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Kit de Desarrollo educativo con CPLD} 
\begin{center}
\includegraphics[height=0.5\textheight]{kit_cpld_per.png} \hspace{1ex}
\includegraphics[height=0.4\textheight]{kit_cpld.png}
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{FPGALibre.sourceforge.net}
\begin{center}
  \includegraphics[width=\textwidth]{fpgalibreweb} 
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{S3PROTO}
\begin{center}
  \includegraphics[width=\textwidth]{fpgalibreweb} 
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Plataforma de Hardware Reconfigurable} 
\begin{center}
\includegraphics[width=1\textwidth]{phr_small.png} 
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{Hardware libre} 
\begin{center}
\includegraphics[width=0.9\textwidth]{Ohw-logo.pdf} 
\end{center}
\end{frame}
 
\section[Diagrama de bloques]{Diagrama de bloques del Hardware} 
\begin{frame}
\frametitle{Diagrama de bloques del Hardware} 
%\transfade
\begin{center}
    \includegraphics<1>[width=0.9\textwidth]{block1.pdf}
    \includegraphics<2>[width=0.9\textwidth]{block2.pdf}
    \includegraphics<3>[width=0.9\textwidth]{block3.pdf}
\end{center}
\end{frame}
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Placa PHR}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Placa PHR} 
\begin{center}
\includegraphics[width=\textwidth]{phr_text.png}
\end{center}
\end{frame}
 
\subsection{Características} %%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Características} 
 
\begin{description}[Memoria PROM:]
 
\item [FPGA:] Xilinx Spartan-3A XC3S200A (VQG100)
\pause
\item [Memoria PROM:] Xilinx XCF02S
\pause
\item [Voltaje entrada:] 5V
\pause
\item [Relojes:] Un reloj fijo y tres seleccionables:
 
	\begin{enumerate}
	\item 50 MHz
	\item 16 MHz, 1 MHz, 500 kHz y 250 kHz
	\item 125 kHz, 62.5 kHz, 31.25 kHz, 15.625 kHz
	\item 3.9062 kHz, 1.9531 kHz, 976,56251 Hz
   \end{enumerate}
\pause
\item [GPIO:] 28 pines en total
\end{description}
 
\end{frame}
 
\begin{frame}
\frametitle{El chip FPGA (XC3S200A)} 
\begin{description}[E/S pares diferenciales máximo:]
\item [Número de compuertas:] 200K
\item [Celdas lógicas equivalentes:] 4032
\item [CLBs:] 448 
\item [Bits de RAM distribuida:] 28K
\item [Bits de Bloques de RAM:] 288K
\item [Multiplicadores dedicados:] 16
\item [DCMs:] 4
\item [Máximo número de E/S:] 248
\item [E/S pares diferenciales máximo:] 112
\end{description}
\end{frame}
 
 
\begin{frame}[b]
\frametitle{Periféricos} 
\only<1-5>{
\begin{itemize}
\item \textbf<1>{8 LEDs}
\item \textbf<2>{8 llaves (\emph{DIP switch})}
\item \textbf<3>{4 pulsadores}
\item \textbf<4>{Display de 7 segmentos cuádruple}
\item \textbf<5>{Puerto serie}
\end{itemize}
}
 
%\vspace{3cm} 
\begin{center}
\includegraphics<1>[width=1\textwidth]{phr_top_leds.png}
\includegraphics<2>[width=1\textwidth]{phr_top_switches.png}
\includegraphics<3>[width=1\textwidth]{phr_top_botones.png}
\includegraphics<4>[width=1\textwidth]{phr_top_display.png}
\includegraphics<5>[width=1\textwidth]{phr_top_nada.png}
\includegraphics<6>[width=1\textwidth]{phr_top.png}
\end{center}
 
\vspace{1ex}
 
\end{frame}
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Placa S3Power}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
%
\begin{frame}
\frametitle{Placa S3Power} 
\begin{center}
\includegraphics[width=0.8\textwidth]{s3power_small.png}
\end{center}
\end{frame}
 
%
\begin{frame}
\frametitle{Desarrollo del INTI} 
\begin{center}
\includegraphics[width=0.6\textwidth]{s3power_inti.png}
 
Christian Huy y Diego Brengi
 
\emph{Instituto Nacional de Tecnología Industrial}
\end{center}
\end{frame}
 
\subsection{Requerimientos de alimentación de la FPGA} %%%%%%%%%%%%%%%%
 
%
\begin{frame}
\frametitle{Voltajes de alimentación} 
\begin{center}
\begin{tabular}{|c|p{4.5cm}|p{3cm}|}
	\hline
	\textbf{Entrada} & \textbf{Alimienta a} & \textbf{Tensión nominal} \\	\hline
	\hline
   VCCINT  & Núcleo interno (CLBs, bloques de RAM)  & 1.2V    \\	\hline
   VCCAUX  & DCMs, drivers diferenciales, pines de configuración dedicados y la  interfaz JTAG    & 2.5V o 3.3V    \\	\hline
   VCCO0  & Banco de E/S número 0    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\	\hline
   VCCO1  & Banco de E/S número 1    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V   \\	\hline
   VCCO2  & Banco de E/S número 2    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\	\hline
   VCCO3  & Banco de E/S número 3    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\	\hline
\end{tabular}
\end{center}
\end{frame}
 
%
\begin{frame}
\frametitle{Circuito POR} 
El circuito \emph{Power On RESET} verifica:
\begin{itemize}
\item VCCINT
\item VCCAUX
\item VCCO2
\end{itemize}
\pause
Tiempos de encendido:
\begin{center}
\begin{tabular}{|c|l|c|c|}
	\hline
	\textbf{Símbolo} & \textbf{Rampa de} & \textbf{Min} & \textbf{Max} \\	\hline
	\hline
   VCCINTR & VCCINT  & 0.2 ms & 100 ms   \\	\hline
	VCCAUXR & VCCAUX  & 0.2 ms & 100 ms   \\	\hline
	VCCO2R  & VCCO del Banco 2  & 0.2 ms & 100 ms   \\	\hline
\end{tabular}
\end{center}
\end{frame}
 
 
\subsection{S3Power} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Voltajes elegidos} 
\begin{itemize}
\item 1.2V y 2.5A para la lógica interna.
\item 3.3V y 2.5A para los bancos de pines.
\item 2.5V y 200mA para el módulo de comunicación JTAG.
\end{itemize}
\end{frame}
 
\begin{frame}
\frametitle{El chip TPS75003} 
\begin{itemize}
\item<1-> Posee tres reguladores de tensión: Dos tipo Buck de 3A y eficiencia del 95\% y otro regulador lineal de 300 mA.
\item<2-> Voltaje de entrada de entre 2.2V y 6.5 V.
\item<3-> Arranque suave e independiente para cada regulador.
\item<4-> Tensiones ajustables de 1.2 V a 6.5 V para los convertidores Buck y de 1.0 V a 6.5 V para el convertidor lineal.
\end{itemize}
\end{frame}
 
\begin{frame}
\frametitle{Arranque} 
\begin{center}
\includegraphics[width=0.9\textwidth]{arranque.pdf}
\end{center}
\end{frame}
 
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Placa OOCDLink}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{Placa OOCDLink} 
\begin{center}
\includegraphics[width=0.8\textwidth]{oocdlink_small.png}
\end{center}
\end{frame}
 
\subsection{FTDI chip} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{El chip FT2232D} 
\begin{itemize}
\item <1->Cumple con USB 2.0 Full Speed (12 Mbits/sec)
\item <2->Tiene una tasa de transferencia de entre 300 y 3 MBaud
\item <3->Forma dos canales de comunicación
\item <4->Desde el SO, la interfaz puede verse como un \emph{puerto serie virtual}
\item <5->Existen librerías para implementar JTAG, I2C y SPI
\end{itemize}
\end{frame}
 
\begin{frame}
\frametitle{El chip FT2232D} 
\begin{center}
\includegraphics[width=1\textwidth]{FTblock.pdf}
\end{center}
\end{frame}
 
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section{Configuración de la FPGA}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame} 
\frametitle{Modos de configuración (familia Spartan-3A)} 
\begin{itemize}
\item \textbf<2>{\textsl{Master Serial} desde una memoria PROM Flash de Xilinx}
\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria Flash SPI
\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash
\item \textsl{Slave Serial}, típicamente cargada desde un procesador
\item \textsl{Slave Parallel}, típicamente cargada desde un procesador
\item \textbf<2>{\textsl{Boundary Scan} (JTAG), típicamente cargada desde un procesador}
\end{itemize} 
\end{frame}
 
 
\begin{frame} 
\frametitle{Selección de los modos de configuración} 
\includegraphics[width=1\textwidth]{config_modes.pdf}
\end{frame}
 
\begin{frame} 
\frametitle{Circuito de configuración} 
\includegraphics[width=1\textwidth]{conf_mod_sche.pdf}
\end{frame}
 
 
\subsection{Software} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\begin{frame}
\frametitle{xc3sprog} 
\begin{center}
\includegraphics[width=1\textwidth]{xc3sprog.pdf}
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{xc3sprog} 
\begin{center}
\includegraphics[width=0.8\textwidth]{front-end.pdf}
\end{center}
\end{frame}
 
\begin{frame}
\frametitle{PHR GUI} 
\begin{center}
\includegraphics[width=0.8\textwidth]{phr-gui.png}
\end{center}
\end{frame}
 
\appendix
 
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
\section*{Terminando}
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
 
\subsection{Comunidad}
 
\begin{frame} 
\frametitle{Comunidad de hardware abierto}
\begin{center}
\includegraphics[width=0.6\textwidth]{oc.jpg}
\end{center}
\end{frame}
 
\begin{frame} 
\frametitle{Otros proyectos Open Hardware}
\begin{itemize}
\item <1-2>OpenRISC
\item <2-2>LEON
\item <3>Arduino
\item <4>CUBEBUG-1
\end{itemize}
\begin{center}
\includegraphics<3>[width=1\textwidth]{ohwp_arduino.jpg}
\includegraphics<4>[width=1\textwidth]{ohwp_cubeBug1.jpg}
\end{center}
\end{frame}
 
 
\subsection{Sitio web del proyecto}
 
\begin{frame} 
\begin{center}
\includegraphics[width=1\textwidth]{opencores.png}
\end{center}
\end{frame}
 
\subsection{Fin}
 
\begin{frame} 
\frametitle{¿Preguntas?} 
\begin{center}
\includegraphics[height=0.9\textheight]{question_.pdf}
\end{center}
\end{frame}
 
 
\end{document}