URL
https://opencores.org/ocsvn/socgen/socgen/trunk
Subversion Repositories socgen
[/] [socgen/] [trunk/] [Projects/] [digilentinc.com/] [nexys2/] [ip/] [iceskate/] [rtl/] [xml/] [fpgas_iceskate_default.xml] - Rev 135
Compare with Previous | Blame | View Log
<?xml version="1.0" encoding="utf-8"?><!--// //// Author : John Eaton Ouabache Designworks //// //// Copyright (C) 2010 Authors and OPENCORES.ORG //// //// This source file may be used and distributed without //// restriction provided that this copyright statement is not //// removed from the file and that any derivative work contains //// the original copyright notice and the associated disclaimer. //// //// This source file is free software; you can redistribute it //// and/or modify it under the terms of the GNU Lesser General //// Public License as published by the Free Software Foundation; //// either version 2.1 of the License, or (at your option) any //// later version. //// //// This source is distributed in the hope that it will be //// useful, but WITHOUT ANY WARRANTY; without even the implied //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR //// PURPOSE. See the GNU Lesser General Public License for more //// details. //// //// You should have received a copy of the GNU Lesser General //// Public License along with this source; if not, download it //// from http://www.opencores.org/lgpl.shtml //// //--><ipxact:componentxmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"xmlns:socgen="http://opencores.org"xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd"><ipxact:vendor>digilentinc.com</ipxact:vendor><ipxact:library>nexys2</ipxact:library><ipxact:name>iceskate</ipxact:name><ipxact:version>default</ipxact:version><ipxact:componentGenerators><ipxact:componentGenerator><ipxact:name>gen_verilog</ipxact:name><ipxact:phase>104.0</ipxact:phase><ipxact:apiType>none</ipxact:apiType><ipxact:vendorExtensions><socgen:envIdentifier>:*common:*</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe><ipxact:parameters><ipxact:parameter><ipxact:name>destination</ipxact:name><ipxact:value>iceskate_default</ipxact:value></ipxact:parameter></ipxact:parameters></ipxact:componentGenerator></ipxact:componentGenerators><ipxact:model><ipxact:instantiations><ipxact:designInstantiation><ipxact:name>JTAG</ipxact:name><ipxact:designRef vendor="digilentinc.com" library="nexys2" name="iceskate" version="jtag.design"/></ipxact:designInstantiation></ipxact:instantiations><ipxact:views><ipxact:view><ipxact:name>JTAG</ipxact:name><ipxact:designInstantiationRef>JTAG</ipxact:designInstantiationRef></ipxact:view><ipxact:view><ipxact:name>padring</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier><ipxact:vendorExtensions><ipxact:componentRef ipxact:vendor="digilentinc.com"ipxact:library="nexys2"ipxact:name="iceskate"ipxact:version="padring"/></ipxact:vendorExtensions></ipxact:view><ipxact:view><ipxact:name>verilog</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier><ipxact:vendorExtensions><ipxact:componentRef ipxact:vendor="opencores.org"ipxact:library="Testbench"ipxact:name="toolflow"ipxact:version="verilog"/></ipxact:vendorExtensions></ipxact:view><ipxact:view><ipxact:name>common</ipxact:name><ipxact:envIdentifier>:*common:*</ipxact:envIdentifier><ipxact:language>Verilog</ipxact:language><ipxact:modelName></ipxact:modelName><ipxact:fileSetRef><ipxact:localName>fs-common</ipxact:localName></ipxact:fileSetRef></ipxact:view><ipxact:view><ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier><ipxact:language>Verilog</ipxact:language><ipxact:modelName></ipxact:modelName><ipxact:fileSetRef><ipxact:localName>fs-sim</ipxact:localName></ipxact:fileSetRef></ipxact:view><ipxact:view><ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier><ipxact:language>Verilog</ipxact:language><ipxact:modelName></ipxact:modelName><ipxact:fileSetRef><ipxact:localName>fs-sim</ipxact:localName></ipxact:fileSetRef></ipxact:view><ipxact:view><ipxact:name>doc</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier><ipxact:vendorExtensions><ipxact:componentRef ipxact:vendor="opencores.org"ipxact:library="Testbench"ipxact:name="toolflow"ipxact:version="documentation"/></ipxact:vendorExtensions><ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier><ipxact:language>Verilog</ipxact:language></ipxact:view></ipxact:views><ipxact:ports><ipxact:port> <ipxact:name>tclk_pad_in</ipxact:name><ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs><ipxact:direction>in</ipxact:direction></ipxact:wire></ipxact:port><ipxact:port> <ipxact:name>trst_n_pad_in</ipxact:name><ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs><ipxact:direction>in</ipxact:direction></ipxact:wire></ipxact:port><ipxact:port> <ipxact:name>tms_pad_in</ipxact:name><ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs><ipxact:direction>in</ipxact:direction></ipxact:wire></ipxact:port><ipxact:port> <ipxact:name>tdi_pad_in</ipxact:name><ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs><ipxact:direction>in</ipxact:direction></ipxact:wire></ipxact:port><ipxact:port> <ipxact:name>tdo_pad_out</ipxact:name><ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs><ipxact:direction>out</ipxact:direction></ipxact:wire></ipxact:port></ipxact:ports></ipxact:model><ipxact:fileSets><ipxact:fileSet><ipxact:name>fs-sim</ipxact:name><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/copyright</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType></ipxact:file><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/common/iceskate_default</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType></ipxact:file><ipxact:file><ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/sim/</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType></ipxact:file></ipxact:fileSet><ipxact:fileSet><ipxact:name>fs-syn</ipxact:name><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/copyright</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType></ipxact:file><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/common/iceskate_default</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType></ipxact:file><ipxact:file><ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/syn/</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType></ipxact:file></ipxact:fileSet><ipxact:fileSet><ipxact:name>fs-lint</ipxact:name><ipxact:file><ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/syn/</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType></ipxact:file></ipxact:fileSet></ipxact:fileSets></ipxact:component>
