Subversion Repositories socgen

<?xml version="1.0" encoding="utf-8"?>
<!--                                                
//                                                //
// Generated File Do Not EDIT                     //
//                                                //
// regen by adding -tb to gen_verilog script      //
//                                                //
-->                                                 
<ipxact:design
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>Mos6502</ipxact:library>
<ipxact:name>cpu</ipxact:name>
<ipxact:version>def.design</ipxact:version>

<ipxact:vendorExtensions>
<socgen:nodes>

<socgen:node>
<ipxact:name>addr</ipxact:name>
<ipxact:typeName>wire</ipxact:typeName>
<ipxact:wire><ipxact:vector><ipxact:left>CPU_ADD-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:wire>
</socgen:node>


<socgen:node>
<ipxact:name>prog_counter</ipxact:name>
<ipxact:typeName>wire</ipxact:typeName>
<ipxact:wire><ipxact:vector><ipxact:left>CPU_ADD-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:wire>
</socgen:node>



</socgen:nodes>
</ipxact:vendorExtensions>



<ipxact:adHocConnections>

<ipxact:adHocConnection>
<ipxact:name>alu_status</ipxact:name>
<ipxact:externalPortReference portRef="alu_status"   left="7"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="alu_status" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>clk</ipxact:name>
<ipxact:externalPortReference portRef="slave_clk_clk" />
<ipxact:internalPortReference componentRef="core" portRef="clk" />
<ipxact:internalPortReference componentRef="stack_ram" portRef="clk" />
<ipxact:internalPortReference componentRef="prog_rom" portRef="clk"/>
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>reset</ipxact:name>
<ipxact:externalPortReference portRef="slave_reset_reset" />
<ipxact:internalPortReference componentRef="core" portRef="reset" />
<ipxact:internalPortReference componentRef="stack_ram" portRef="reset" />
</ipxact:adHocConnection>


<ipxact:adHocConnection>
<ipxact:name>enable</ipxact:name>
<ipxact:externalPortReference portRef="enable" />
<ipxact:internalPortReference componentRef="core" portRef="enable" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>addr</ipxact:name>
<ipxact:externalPortReference portRef="addr"   left="15"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="addr" />
</ipxact:adHocConnection>

   <ipxact:adHocConnection>
      <ipxact:name>addr</ipxact:name>
<ipxact:externalPortReference portRef="addr"   left="PROG_ROM_ADD"   right="1" />
      <ipxact:internalPortReference componentRef="prog_rom"    portRef="waddr" />
    </ipxact:adHocConnection>


    <ipxact:adHocConnection>
      <ipxact:name>prog_counter</ipxact:name>
<ipxact:externalPortReference portRef="prog_counter"   left="PROG_ROM_ADD"   right="1" />
      <ipxact:internalPortReference componentRef="prog_rom" portRef="raddr" />
    </ipxact:adHocConnection>

   <ipxact:adHocConnection>
      <ipxact:name>prog_data</ipxact:name>
<ipxact:externalPortReference portRef="prog_data"   left="15"   right="0" />
      <ipxact:internalPortReference componentRef="prog_rom" portRef="rdata"/>
    </ipxact:adHocConnection>




<ipxact:adHocConnection>
<ipxact:name>rd</ipxact:name>
<ipxact:externalPortReference portRef="cpu_rd" />
<ipxact:internalPortReference componentRef="core" portRef="rd" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>rdata</ipxact:name>
<ipxact:externalPortReference portRef="cpu_rdata"   left="15"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="rdata" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>wdata</ipxact:name>
<ipxact:externalPortReference portRef="cpu_wdata"   left="7"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="wdata" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>wr</ipxact:name>
      <ipxact:externalPortReference portRef="cpu_wr" />
<ipxact:internalPortReference componentRef="core" portRef="wr" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>nmi</ipxact:name>
      <ipxact:externalPortReference portRef="nmi" />
<ipxact:internalPortReference componentRef="core" portRef="nmi" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>pg0_add</ipxact:name>
<ipxact:externalPortReference portRef="pg0_add"   left="7"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="pg0_add" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>pg0_data</ipxact:name>
<ipxact:externalPortReference portRef="pg0_data"   left="7"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="pg0_data" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>pg0_rd</ipxact:name>
      <ipxact:externalPortReference portRef="pg0_rd" />
<ipxact:internalPortReference componentRef="core" portRef="pg0_rd" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>pg0_wr</ipxact:name>
      <ipxact:externalPortReference portRef="pg0_wr" />
<ipxact:internalPortReference componentRef="core" portRef="pg0_wr" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>prog_counter</ipxact:name>
<ipxact:externalPortReference portRef="prog_counter"   left="15"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="prog_counter" />
</ipxact:adHocConnection>

<ipxact:adHocConnection>
<ipxact:name>prog_data</ipxact:name>
<ipxact:externalPortReference portRef="prog_data"   left="15"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="prog_data" />
</ipxact:adHocConnection>




<ipxact:adHocConnection>
<ipxact:name>vec_int</ipxact:name>
<ipxact:externalPortReference portRef="vec_int"   left="7"   right="0" />
<ipxact:internalPortReference componentRef="core" portRef="vec_int" />
</ipxact:adHocConnection>



  <ipxact:adHocConnection>
      <ipxact:name>stk_push</ipxact:name>
      <ipxact:externalPortReference portRef="stk_push" />
      <ipxact:internalPortReference componentRef="core" portRef="stk_push"/>
      <ipxact:internalPortReference componentRef="stack_ram" portRef="push"/>
    </ipxact:adHocConnection>

    <ipxact:adHocConnection>
      <ipxact:name>stk_push_data</ipxact:name>
<ipxact:externalPortReference portRef="stk_push_data"   left="15"   right="0" />
      <ipxact:internalPortReference componentRef="core" portRef="stk_push_data"/>
      <ipxact:internalPortReference componentRef="stack_ram" portRef="din"/>
    </ipxact:adHocConnection>

    <ipxact:adHocConnection>
      <ipxact:name>stk_pull</ipxact:name>
      <ipxact:externalPortReference portRef="stk_pull" />
      <ipxact:internalPortReference componentRef="core" portRef="stk_pull"/>
      <ipxact:internalPortReference componentRef="stack_ram" portRef="pop"/>
    </ipxact:adHocConnection>

    <ipxact:adHocConnection>
      <ipxact:name>stk_pull_data</ipxact:name>
<ipxact:externalPortReference portRef="stk_pull_data"   left="15"   right="0" />
      <ipxact:internalPortReference componentRef="core" portRef="stk_pull_data"/>
      <ipxact:internalPortReference componentRef="stack_ram" portRef="dout"/>
    </ipxact:adHocConnection>


    <ipxact:adHocConnection  tiedValue="1'b0"  >
      <ipxact:externalPortReference portRef="" />
         <ipxact:internalPortReference componentRef="prog_rom" portRef="wr"/>
    </ipxact:adHocConnection>

    <ipxact:adHocConnection  tiedValue="16'h0000" >
      <ipxact:externalPortReference portRef="" />
      <ipxact:internalPortReference componentRef="prog_rom" portRef="wdata"/>
    </ipxact:adHocConnection>


   <ipxact:adHocConnection  tiedValue="1'b1"  >
      <ipxact:externalPortReference portRef="" />
      <ipxact:internalPortReference componentRef="prog_rom" portRef="cs"/>
      <ipxact:internalPortReference componentRef="prog_rom" portRef="rd"/>
    </ipxact:adHocConnection>


</ipxact:adHocConnections>
<ipxact:componentInstances>

<ipxact:componentInstance>
<ipxact:instanceName>core</ipxact:instanceName>
<ipxact:componentRef vendor="opencores.org" library="Mos6502" name="core" version="def" />
<ipxact:configurableElementValues>
 <ipxact:configurableElementValue referenceId="VEC_TABLE">VEC_TABLE</ipxact:configurableElementValue>
 <ipxact:configurableElementValue referenceId="BOOT_VEC">BOOT_VEC</ipxact:configurableElementValue>
</ipxact:configurableElementValues>
</ipxact:componentInstance>

<ipxact:componentInstance>
<ipxact:instanceName>stack_ram</ipxact:instanceName>
<ipxact:componentRef vendor="opencores.org" library="cde" name="lifo" version="def"/>
<ipxact:configurableElementValues>
  <ipxact:configurableElementValue referenceId="WIDTH">STACK_RAM_WIDTH</ipxact:configurableElementValue>
  <ipxact:configurableElementValue referenceId="SIZE">STACK_RAM_SIZE</ipxact:configurableElementValue>
  <ipxact:configurableElementValue referenceId="WORDS">STACK_RAM_WORDS</ipxact:configurableElementValue>
</ipxact:configurableElementValues>
</ipxact:componentInstance>

<ipxact:componentInstance>
<ipxact:instanceName>prog_rom</ipxact:instanceName>
<ipxact:componentRef vendor="opencores.org" library="cde" name="sram" version="dp"/>
<ipxact:configurableElementValues>
<ipxact:configurableElementValue referenceId="WIDTH">PROG_ROM_WIDTH</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="ADDR">PROG_ROM_ADD</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="WORDS">PROG_ROM_WORDS</ipxact:configurableElementValue>
</ipxact:configurableElementValues>
</ipxact:componentInstance>




</ipxact:componentInstances>
</ipxact:design>