URL
https://opencores.org/ocsvn/socgen/socgen/trunk
Subversion Repositories socgen
[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [adv_debug_sys/] [Hardware/] [adv_dbg_if/] [sim/] [testbenches/] [xml/] [adv_dbg_if_wb_bfm.design.xml] - Rev 135
Compare with Previous | Blame | View Log
<?xml version="1.0" encoding="UTF-8"?>
<!--
// //
// Author : John Eaton Ouabache Designworks //
// //
// Copyright (C) 2010 Authors and OPENCORES.ORG //
// //
// This source file may be used and distributed without //
// restriction provided that this copyright statement is not //
// removed from the file and that any derivative work contains //
// the original copyright notice and the associated disclaimer. //
// //
// This source file is free software; you can redistribute it //
// and/or modify it under the terms of the GNU Lesser General //
// Public License as published by the Free Software Foundation; //
// either version 2.1 of the License, or (at your option) any //
// later version. //
// //
// This source is distributed in the hope that it will be //
// useful, but WITHOUT ANY WARRANTY; without even the implied //
// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR //
// PURPOSE. See the GNU Lesser General Public License for more //
// details. //
// //
// You should have received a copy of the GNU Lesser General //
// Public License along with this source; if not, download it //
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<ipxact:design
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>wb_bfm.design</ipxact:version>
<ipxact:adHocConnections>
<ipxact:adHocConnection>
<ipxact:name>clk</ipxact:name>
<ipxact:externalPortReference portRef="clk"/>
<ipxact:internalPortReference componentRef="wb_ram" portRef="clk_i"/>
</ipxact:adHocConnection>
<ipxact:adHocConnection>
<ipxact:name>reset</ipxact:name>
<ipxact:externalPortReference portRef="reset"/>
<ipxact:internalPortReference componentRef="wb_ram" portRef="rst_i"/>
</ipxact:adHocConnection>
</ipxact:adHocConnections>
<ipxact:interconnections>
<ipxact:interconnection>
<ipxact:name>wb</ipxact:name>
<ipxact:activeInterface componentRef="wb_ram" busRef="wb">
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>adr</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_adr_o</ipxact:name>
<ipxact:wire><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_dat_o</ipxact:name>
<ipxact:wire><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>rdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_dat_i</ipxact:name>
<ipxact:wire><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>sel</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_sel_o</ipxact:name>
<ipxact:wire><ipxact:vector><ipxact:left>wb_byte_lanes-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>ack</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_ack_i</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>cyc</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_cyc_o</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>stb</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_stb_o</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>we</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_we_o</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:activeInterface>
</ipxact:interconnection>
</ipxact:interconnections>
<ipxact:componentInstances>
<ipxact:componentInstance>
<ipxact:instanceName>wb_ram</ipxact:instanceName> <ipxact:componentRef vendor="opencores.org" library="wishbone" name="wb_memory" version="def" />
<ipxact:configurableElementValues>
<ipxact:configurableElementValue referenceId="wb_addr_width">wb_addr_width</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="dat_width">32</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="adr_width">14</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="mem_size">65536</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="SRAM_MEM_0_FILE">"NONE"</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="SRAM_MEM_1_FILE">"NONE"</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="SRAM_MEM_2_FILE">"NONE"</ipxact:configurableElementValue>
<ipxact:configurableElementValue referenceId="SRAM_MEM_3_FILE">"NONE"</ipxact:configurableElementValue>
</ipxact:configurableElementValues>
</ipxact:componentInstance>
</ipxact:componentInstances>
</ipxact:design>