URL
https://opencores.org/ocsvn/socgen/socgen/trunk
Subversion Repositories socgen
[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [logic/] [ip/] [micro_bus/] [rtl/] [xml/] [micro_bus_exp9.xml] - Rev 135
Compare with Previous | Blame | View Log
<?xml version="1.0" encoding="utf-8"?><!--// //// Author : John Eaton Ouabache Designworks //// //// Copyright (C) 2010 Authors and OPENCORES.ORG //// //// This source file may be used and distributed without //// restriction provided that this copyright statement is not //// removed from the file and that any derivative work contains //// the original copyright notice and the associated disclaimer. //// //// This source file is free software; you can redistribute it //// and/or modify it under the terms of the GNU Lesser General //// Public License as published by the Free Software Foundation; //// either version 2.1 of the License, or (at your option) any //// later version. //// //// This source is distributed in the hope that it will be //// useful, but WITHOUT ANY WARRANTY; without even the implied //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR //// PURPOSE. See the GNU Lesser General Public License for more //// details. //// //// You should have received a copy of the GNU Lesser General //// Public License along with this source; if not, download it //// from http://www.opencores.org/lgpl.shtml //// //--><ipxact:componentxmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"xmlns:socgen="http://opencores.org"xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd"><ipxact:vendor>opencores.org</ipxact:vendor><ipxact:library>logic</ipxact:library><ipxact:name>micro_bus</ipxact:name><ipxact:version>exp9</ipxact:version><ipxact:busInterfaces><ipxact:busInterface><ipxact:name>mb_out</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>addr_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>rdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>15</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>wdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>rd_in</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>wr_in</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>cs_in</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wait</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>wait_out</ipxact:name><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:slave><ipxact:memoryMapRef ipxact:memoryMapRef="mb_out"/><ipxact:bridge ipxact:masterRef="mas_0" ipxact:opaque="true"/><ipxact:bridge ipxact:masterRef="mas_1" ipxact:opaque="true"/><ipxact:bridge ipxact:masterRef="mas_2" ipxact:opaque="true"/><ipxact:bridge ipxact:masterRef="mas_3" ipxact:opaque="true"/><ipxact:bridge ipxact:masterRef="mas_4" ipxact:opaque="true"/><ipxact:bridge ipxact:masterRef="mas_5" ipxact:opaque="true"/><ipxact:bridge ipxact:masterRef="mas_6" ipxact:opaque="true"/><ipxact:bridge ipxact:masterRef="mas_7" ipxact:opaque="true"/><ipxact:bridge ipxact:masterRef="mas_8" ipxact:opaque="true"/></ipxact:slave></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_0</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_0_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_0_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_0_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_0_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_0_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_0_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_0"/></ipxact:master></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_1</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_1_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_1_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_1_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_1_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_1_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_1_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_1"/></ipxact:master></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_2</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_2_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_2_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_2_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_2_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_2_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_2_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_2"/></ipxact:master></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_3</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_3_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_3_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_3_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_3_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_3_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_3_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_3"/></ipxact:master></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_4</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_4_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_4_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_4_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_4_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_4_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_4_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_4"/></ipxact:master></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_5</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_5_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_5_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_5_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_5_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_5_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_5_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_5"/></ipxact:master></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_6</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_6_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_6_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_6_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_6_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_6_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_6_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_6"/></ipxact:master></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_7</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_7_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_7_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_7_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_7_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_7_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_7_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_7"/></ipxact:master></ipxact:busInterface><ipxact:busInterface><ipxact:name>mas_8</ipxact:name><ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/><ipxact:abstractionTypes><ipxact:abstractionType><ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/><ipxact:portMaps><ipxact:portMap><ipxact:logicalPort><ipxact:name>addr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_8_addr_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_8_rdata_in</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wdata</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_8_wdata_out</ipxact:name><ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_8_rd_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_8_wr_out</ipxact:name></ipxact:physicalPort></ipxact:portMap><ipxact:portMap><ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort><ipxact:physicalPort><ipxact:name>mas_8_cs_out</ipxact:name></ipxact:physicalPort></ipxact:portMap></ipxact:portMaps></ipxact:abstractionType></ipxact:abstractionTypes><ipxact:master><ipxact:addressSpaceRef ipxact:addressSpaceRef="mas_8"/></ipxact:master></ipxact:busInterface></ipxact:busInterfaces><ipxact:componentGenerators><ipxact:componentGenerator><ipxact:name>gen_verilog</ipxact:name><ipxact:phase>104.0</ipxact:phase><ipxact:apiType>none</ipxact:apiType><ipxact:vendorExtensions><socgen:envIdentifier>:*common:*</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe><ipxact:parameters><ipxact:parameter><ipxact:name>destination</ipxact:name><ipxact:value>micro_bus_exp9</ipxact:value></ipxact:parameter></ipxact:parameters></ipxact:componentGenerator></ipxact:componentGenerators><ipxact:fileSets><ipxact:fileSet><ipxact:name>fs-common</ipxact:name><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/top.body.exp9</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>fragment</ipxact:userFileType></ipxact:file></ipxact:fileSet><ipxact:fileSet><ipxact:name>fs-sim</ipxact:name><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/copyright.v</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType></ipxact:file><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/common/micro_bus_exp9</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType></ipxact:file></ipxact:fileSet><ipxact:fileSet><ipxact:name>fs-syn</ipxact:name><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/copyright.v</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType></ipxact:file><ipxact:file><ipxact:logicalName></ipxact:logicalName><ipxact:name>../verilog/common/micro_bus_exp9</ipxact:name><ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType></ipxact:file></ipxact:fileSet></ipxact:fileSets><ipxact:model><ipxact:views><ipxact:view><ipxact:name>verilog</ipxact:name><ipxact:vendorExtensions><ipxact:componentRef ipxact:vendor="opencores.org"ipxact:library="Testbench"ipxact:name="toolflow"ipxact:version="verilog"/></ipxact:vendorExtensions></ipxact:view><ipxact:view><ipxact:name>common</ipxact:name><ipxact:envIdentifier>:*common:*</ipxact:envIdentifier><ipxact:language>Verilog</ipxact:language><ipxact:modelName></ipxact:modelName><ipxact:fileSetRef><ipxact:localName>fs-common</ipxact:localName></ipxact:fileSetRef></ipxact:view><ipxact:view><ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier><ipxact:language>Verilog</ipxact:language><ipxact:modelName></ipxact:modelName><ipxact:fileSetRef><ipxact:localName>fs-sim</ipxact:localName></ipxact:fileSetRef></ipxact:view><ipxact:view><ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier><ipxact:language>Verilog</ipxact:language><ipxact:modelName></ipxact:modelName><ipxact:fileSetRef><ipxact:localName>fs-syn</ipxact:localName></ipxact:fileSetRef></ipxact:view><ipxact:view><ipxact:name>doc</ipxact:name><ipxact:vendorExtensions><ipxact:componentRef ipxact:vendor="opencores.org"ipxact:library="Testbench"ipxact:name="toolflow"ipxact:version="documentation"/></ipxact:vendorExtensions><ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier><ipxact:language>Verilog</ipxact:language></ipxact:view></ipxact:views><ipxact:ports><ipxact:port><ipxact:name>clk</ipxact:name><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs><ipxact:wire><ipxact:direction>in</ipxact:direction></ipxact:wire></ipxact:port><ipxact:port><ipxact:name>reset</ipxact:name><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs><ipxact:wire><ipxact:direction>in</ipxact:direction></ipxact:wire></ipxact:port><ipxact:port><ipxact:name>enable</ipxact:name><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs><ipxact:wire><ipxact:direction>in</ipxact:direction></ipxact:wire></ipxact:port></ipxact:ports></ipxact:model><ipxact:memoryMaps><ipxact:memoryMap><ipxact:addressUnitBits>4</ipxact:addressUnitBits><ipxact:name>mb_out</ipxact:name><ipxact:subspaceMap ipxact:masterRef="mas_0"><ipxact:name>mas_0</ipxact:name><ipxact:baseAddress>0x00</ipxact:baseAddress></ipxact:subspaceMap><ipxact:subspaceMap ipxact:masterRef="mas_1"><ipxact:name>mas_1</ipxact:name><ipxact:baseAddress>0x10</ipxact:baseAddress></ipxact:subspaceMap><ipxact:subspaceMap ipxact:masterRef="mas_2"><ipxact:name>mas_2</ipxact:name><ipxact:baseAddress>0x20</ipxact:baseAddress></ipxact:subspaceMap><ipxact:subspaceMap ipxact:masterRef="mas_3"><ipxact:name>mas_3</ipxact:name><ipxact:baseAddress>0x30</ipxact:baseAddress></ipxact:subspaceMap><ipxact:subspaceMap ipxact:masterRef="mas_4"><ipxact:name>mas_4</ipxact:name><ipxact:baseAddress>0x40</ipxact:baseAddress></ipxact:subspaceMap><ipxact:subspaceMap ipxact:masterRef="mas_5"><ipxact:name>mas_5</ipxact:name><ipxact:baseAddress>0x50</ipxact:baseAddress></ipxact:subspaceMap><ipxact:subspaceMap ipxact:masterRef="mas_6"><ipxact:name>mas_6</ipxact:name><ipxact:baseAddress>0x60</ipxact:baseAddress></ipxact:subspaceMap><ipxact:subspaceMap ipxact:masterRef="mas_7"><ipxact:name>mas_7</ipxact:name><ipxact:baseAddress>0x70</ipxact:baseAddress></ipxact:subspaceMap><ipxact:subspaceMap ipxact:masterRef="mas_8"><ipxact:name>mas_8</ipxact:name><ipxact:baseAddress>0x80</ipxact:baseAddress></ipxact:subspaceMap></ipxact:memoryMap></ipxact:memoryMaps><ipxact:addressSpaces><ipxact:addressSpace><ipxact:name>mas_0</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace><ipxact:addressSpace><ipxact:name>mas_1</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace><ipxact:addressSpace><ipxact:name>mas_2</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace><ipxact:addressSpace><ipxact:name>mas_3</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace><ipxact:addressSpace><ipxact:name>mas_4</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace><ipxact:addressSpace><ipxact:name>mas_5</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace><ipxact:addressSpace><ipxact:name>mas_6</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace><ipxact:addressSpace><ipxact:name>mas_7</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace><ipxact:addressSpace><ipxact:name>mas_8</ipxact:name><ipxact:range>0x10</ipxact:range><ipxact:width>8</ipxact:width></ipxact:addressSpace></ipxact:addressSpaces></ipxact:component>