URL
https://opencores.org/ocsvn/socgen/socgen/trunk
Subversion Repositories socgen
[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [wishbone/] [busDefs/] [abstractors/] [wishbone_rtl.xml] - Rev 135
Compare with Previous | Blame | View Log
<?xml version="1.0" encoding="UTF-8"?><!--// //// Author : John Eaton Ouabache Designworks //// //// Copyright (C) 2011-13 Authors and OPENCORES.ORG //// //// This source file may be used and distributed without //// restriction provided that this copyright statement is not //// removed from the file and that any derivative work contains //// the original copyright notice and the associated disclaimer. //// //// This source file is free software; you can redistribute it //// and/or modify it under the terms of the GNU Lesser General //// Public License as published by the Free Software Foundation; //// either version 2.1 of the License, or (at your option) any //// later version. //// //// This source is distributed in the hope that it will be //// useful, but WITHOUT ANY WARRANTY; without even the implied //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR //// PURPOSE. See the GNU Lesser General Public License for more //// details. //// //// You should have received a copy of the GNU Lesser General //// Public License along with this source; if not, download it //// from http://www.opencores.org/lgpl.shtml //// //--><ipxact:abstractionDefinitionxmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"xmlns:socgen="http://opencores.org"xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd"><ipxact:vendor>opencores.org</ipxact:vendor><ipxact:library>wishbone</ipxact:library><ipxact:name>wishbone</ipxact:name><ipxact:version>rtl</ipxact:version><ipxact:busType vendor="opencores.org" library="wishbone" name="wishbone" version="def"/><ipxact:ports><!-- Global signals --><ipxact:port><ipxact:logicalName>clk</ipxact:logicalName><ipxact:description>The bus clock times all bus transfers. All signal timings are related to the rising edge</ipxact:description><ipxact:wire><ipxact:qualifier><ipxact:isClock>true</ipxact:isClock></ipxact:qualifier><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>CLOCK</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>optional</ipxact:presence><ipxact:width>1</ipxact:width></ipxact:onSystem><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>RESET</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>illegal</ipxact:presence></ipxact:onSystem><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>CLOCKEN</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>illegal</ipxact:presence></ipxact:onSystem><ipxact:requiresDriver ipxact:driverType="clock">true</ipxact:requiresDriver><ipxact:defaultValue>0</ipxact:defaultValue></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>reset_n</ipxact:logicalName><ipxact:description>The reset_n signal is asynchronous active LOW.</ipxact:description><ipxact:wire><ipxact:qualifier><ipxact:isReset>true</ipxact:isReset></ipxact:qualifier><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>CLOCK</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>illegal</ipxact:presence></ipxact:onSystem><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>RESET</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>optional</ipxact:presence><ipxact:width>1</ipxact:width></ipxact:onSystem><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>CLOCKEN</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>illegal</ipxact:presence></ipxact:onSystem><ipxact:requiresDriver ipxact:driverType="singleShot">true</ipxact:requiresDriver><ipxact:defaultValue>0</ipxact:defaultValue></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>reset</ipxact:logicalName><ipxact:description>The reset signal is synchronous active HIGH.</ipxact:description><ipxact:wire><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>CLOCK</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>illegal</ipxact:presence></ipxact:onSystem><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>RESET</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>optional</ipxact:presence><ipxact:width>1</ipxact:width></ipxact:onSystem><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>CLOCKEN</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>illegal</ipxact:presence></ipxact:onSystem><ipxact:defaultValue>1</ipxact:defaultValue></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>clk_en</ipxact:logicalName><ipxact:description>The clk_en signal is active HIGH.</ipxact:description><ipxact:wire><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>CLOCK</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>illegal</ipxact:presence></ipxact:onSystem><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>RESET</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>illegal</ipxact:presence></ipxact:onSystem><ipxact:onSystem><ipxact:vendorExtensions><socgen:envIdentifier>CLOCKEN</socgen:envIdentifier></ipxact:vendorExtensions><ipxact:presence>optional</ipxact:presence><ipxact:width>1</ipxact:width></ipxact:onSystem><ipxact:defaultValue>1</ipxact:defaultValue></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>wdata</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>rdata</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>in</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>out</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>wtgd</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>rtgd</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>in</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>out</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>ack</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>in</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>out</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>adr</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>cyc</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>stall</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>in</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>out</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>cab</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>err</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>in</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>out</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>lock</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>rty</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>in</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>out</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>sel</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>stb</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>tga</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>tgc</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>cti</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>bte</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port><ipxact:port><ipxact:logicalName>we</ipxact:logicalName><ipxact:wire><ipxact:onMaster><ipxact:direction>out</ipxact:direction></ipxact:onMaster><ipxact:onSlave><ipxact:direction>in</ipxact:direction></ipxact:onSlave></ipxact:wire></ipxact:port></ipxact:ports></ipxact:abstractionDefinition>
