OpenCores
URL https://opencores.org/ocsvn/socgen/socgen/trunk

Subversion Repositories socgen

[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [wishbone/] [ip/] [wb_uart16550/] [rtl/] [xml/] [wb_uart16550_bus16_lit.xml] - Rev 135

Compare with Previous | Blame | View Log 

<?xml version="1.0" encoding="UTF-8"?>
<!--
//                                                                        //
// Author : John Eaton  Ouabache Designworks                              //
//                                                                        //
//   Copyright (C) 2010 Authors and OPENCORES.ORG                         //
//                                                                        //
//   This source file may be used and distributed without                 //
//   restriction provided that this copyright statement is not            //
//   removed from the file and that any derivative work contains          //
//   the original copyright notice and the associated disclaimer.         //
//                                                                        //
//   This source file is free software; you can redistribute it           //
//   and/or modify it under the terms of the GNU Lesser General           //
//   Public License as published by the Free Software Foundation;         //
//   either version 2.1 of the License, or (at your option) any           //
//   later version.                                                       //
//                                                                        //
//   This source is distributed in the hope that it will be               //
//   useful, but WITHOUT ANY WARRANTY; without even the implied           //
//   warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR              //
//   PURPOSE. See the GNU Lesser General Public License for more          //
//   details.                                                             //
//                                                                        //
//   You should have received a copy of the GNU Lesser General            //
//   Public License along with this source; if not, download it           //
//   from http://www.opencores.org/lgpl.shtml                             //
//                                                                        //
-->
<ipxact:component 
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">

<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>wishbone</ipxact:library>
<ipxact:name>wb_uart16550</ipxact:name>
<ipxact:version>bus16_lit</ipxact:version>    



<ipxact:busInterfaces>


 <ipxact:busInterface><ipxact:name>wb_clk</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>
  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
        <ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>
    <ipxact:portMaps>
      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>wb_clk_i</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>
    </ipxact:portMaps>
        
        </ipxact:abstractionType>
      </ipxact:abstractionTypes>
  <ipxact:slave/>
 </ipxact:busInterface>


 <ipxact:busInterface><ipxact:name>wb_reset</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="reset" version="def"/>
  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
        <ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="reset" version="rtl"/>
    <ipxact:portMaps>
      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>reset</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>wb_rst_i</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>
    </ipxact:portMaps>
        </ipxact:abstractionType>
      </ipxact:abstractionTypes>
  <ipxact:slave/>
 </ipxact:busInterface>



<ipxact:busInterface><ipxact:name>wb</ipxact:name>
   <ipxact:busType vendor="opencores.org" library="wishbone" name="wishbone" version="def"/>
  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
   <ipxact:abstractionRef vendor="opencores.org" library="wishbone" name="wishbone" version="rtl"/>

     <ipxact:portMaps>

        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>adr</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>wb_adr_i</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>1</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>wb_dat_i</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>15</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>rdata</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>wb_dat_o</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>15</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>sel</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>wb_sel_i</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>



        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>ack</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>wb_ack_o</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>cyc</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>wb_cyc_i</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>



        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>stb</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>wb_stb_i</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>we</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>wb_we_i</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>





     </ipxact:portMaps>

      </ipxact:abstractionType>
      </ipxact:abstractionTypes>
   <ipxact:endianness>little</ipxact:endianness>
   <ipxact:bitsInLau>8</ipxact:bitsInLau>
      <ipxact:slave><ipxact:memoryMapRef ipxact:memoryMapRef="wb"/>  </ipxact:slave>


</ipxact:busInterface>

</ipxact:busInterfaces>






<ipxact:componentGenerators>





<ipxact:componentGenerator>
  <ipxact:name>gen_registers</ipxact:name>
  <ipxact:phase>102.1</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*common:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/regtool/gen_registers</ipxact:generatorExe>
    <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>bus_intf</ipxact:name>
      <ipxact:value>wb</ipxact:value>
    </ipxact:parameter>
    <ipxact:parameter> 
      <ipxact:name>dest_dir</ipxact:name>
      <ipxact:value>../verilog</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>    
</ipxact:componentGenerator>




<ipxact:componentGenerator>
  <ipxact:name>gen_verilog</ipxact:name>
  <ipxact:phase>104.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*common:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
   <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>destination</ipxact:name>
      <ipxact:value>wb_uart16550_bus16_lit</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>
</ipxact:componentGenerator>





</ipxact:componentGenerators>


  <ipxact:fileSets>


    <ipxact:fileSet>
      <ipxact:name>fs-common</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/top.body</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>fragment</ipxact:userFileType>
      </ipxact:file>



    </ipxact:fileSet>



    <ipxact:fileSet>
      <ipxact:name>fs-sim</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/copyright.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/common/wb_uart16550_bus16_lit</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/defines</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>wb</ipxact:logicalName>
        <ipxact:name>../verilog/wb_uart16550_bus16_lit_wb</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName>raminfr</ipxact:logicalName>
        <ipxact:name>../verilog/raminfr</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>receiver</ipxact:logicalName>
        <ipxact:name>../verilog/receiver</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>regs</ipxact:logicalName>
        <ipxact:name>../verilog/regs</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>rfifo</ipxact:logicalName>
        <ipxact:name>../verilog/rfifo</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>sync_flops</ipxact:logicalName>
        <ipxact:name>../verilog/sync_flops</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>tfifo</ipxact:logicalName>
        <ipxact:name>../verilog/tfifo</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>transmitter</ipxact:logicalName>
        <ipxact:name>../verilog/transmitter</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>wb_fsm</ipxact:logicalName>
        <ipxact:name>../verilog/wb_fsm</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>



    </ipxact:fileSet>


    <ipxact:fileSet>
      <ipxact:name>fs-syn</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/copyright.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/common/wb_uart16550_bus16_lit</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>




      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/defines</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>wb</ipxact:logicalName>
        <ipxact:name>../verilog/wb_uart16550_bus16_lit_wb</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName>raminfr</ipxact:logicalName>
        <ipxact:name>../verilog/raminfr</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>receiver</ipxact:logicalName>
        <ipxact:name>../verilog/receiver</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>regs</ipxact:logicalName>
        <ipxact:name>../verilog/regs</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>rfifo</ipxact:logicalName>
        <ipxact:name>../verilog/rfifo</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>sync_flops</ipxact:logicalName>
        <ipxact:name>../verilog/sync_flops</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>tfifo</ipxact:logicalName>
        <ipxact:name>../verilog/tfifo</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>transmitter</ipxact:logicalName>
        <ipxact:name>../verilog/transmitter</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>wb_fsm</ipxact:logicalName>
        <ipxact:name>../verilog/wb_fsm</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>




    </ipxact:fileSet>




  </ipxact:fileSets>





<ipxact:model>
       <ipxact:views>


              <ipxact:view>
              <ipxact:name>verilog</ipxact:name>              
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="verilog"/> 
              </ipxact:vendorExtensions>
              </ipxact:view>





              <ipxact:view>
              <ipxact:name>common</ipxact:name><ipxact:envIdentifier>:*common:*</ipxact:envIdentifier>
              
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-common</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>

              <ipxact:view>
              <ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
              
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-sim</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>

              <ipxact:view>
              <ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
              
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-syn</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>


              <ipxact:view>
              <ipxact:name>doc</ipxact:name>
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="documentation"/> 
              </ipxact:vendorExtensions>
              <ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              </ipxact:view>

      </ipxact:views>




<ipxact:ports>

<ipxact:port><ipxact:name>baud_o</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>cts_pad_i</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>dcd_pad_i</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>dsr_pad_i</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>dtr_pad_o</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>int_o</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>ri_pad_i</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>rts_pad_o</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>srx_pad_i</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>stx_pad_o</ipxact:name>
  <ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
  <ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>




</ipxact:ports>

</ipxact:model>



<ipxact:memoryMaps>

<ipxact:memoryMap>
<ipxact:addressUnitBits>8</ipxact:addressUnitBits>
 <ipxact:name>wb</ipxact:name>
<ipxact:bank>
 <ipxact:name>wb</ipxact:name>
 <ipxact:baseAddress>0x00</ipxact:baseAddress>
 
  <ipxact:addressBlock>
  <ipxact:name>mb_microbus</ipxact:name>
  <ipxact:range>0x100</ipxact:range>
  <ipxact:width>16</ipxact:width>


 <ipxact:register>
   <ipxact:name>rb_dll_reg</ipxact:name>
   <ipxact:addressOffset>0x0</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>read-only</ipxact:access>
  </ipxact:register>

 <ipxact:register>
   <ipxact:name>tr_reg</ipxact:name>
   <ipxact:addressOffset>0x0</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>write-strobe</ipxact:access>
  </ipxact:register>


 <ipxact:register>
   <ipxact:name>ie_dlh_reg</ipxact:name>
   <ipxact:addressOffset>0x1</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>read-only</ipxact:access>
  </ipxact:register>

 <ipxact:register>
   <ipxact:name>ie_reg</ipxact:name>
   <ipxact:addressOffset>0x1</ipxact:addressOffset>
   <ipxact:size>4</ipxact:size>
   <ipxact:access>write-strobe</ipxact:access>
  </ipxact:register>


 <ipxact:register>
   <ipxact:name>dll_reg</ipxact:name>
   <ipxact:addressOffset>0x0</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>write-strobe</ipxact:access>
  </ipxact:register>


 <ipxact:register>
   <ipxact:name>dlh_reg</ipxact:name>
   <ipxact:addressOffset>0x1</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>write-strobe</ipxact:access>
  </ipxact:register>



 <ipxact:register>
   <ipxact:name>ii_reg</ipxact:name>
   <ipxact:addressOffset>0x2</ipxact:addressOffset>
   <ipxact:size>4</ipxact:size>
   <ipxact:access>read-only</ipxact:access>
  </ipxact:register>

 <ipxact:register>
   <ipxact:name>fc_reg</ipxact:name>
   <ipxact:addressOffset>0x2</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>write-only</ipxact:access>
  </ipxact:register>


 <ipxact:register>
   <ipxact:name>lc_reg</ipxact:name>
   <ipxact:addressOffset>0x3</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>read-write</ipxact:access>
  </ipxact:register>

 <ipxact:register>
   <ipxact:name>mc_reg</ipxact:name>
   <ipxact:addressOffset>0x4</ipxact:addressOffset>
   <ipxact:size>5</ipxact:size>
   <ipxact:access>read-write</ipxact:access>
  </ipxact:register>

 <ipxact:register>
   <ipxact:name>ls_reg</ipxact:name>
   <ipxact:addressOffset>0x5</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>read-only</ipxact:access>
  </ipxact:register>

 <ipxact:register>
   <ipxact:name>ms_reg</ipxact:name>
   <ipxact:addressOffset>0x6</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>read-only</ipxact:access>
  </ipxact:register>

 <ipxact:register>
   <ipxact:name>sr_reg</ipxact:name>
   <ipxact:addressOffset>0x7</ipxact:addressOffset>
   <ipxact:size>8</ipxact:size>
   <ipxact:access>read-write</ipxact:access>
  </ipxact:register>


 <ipxact:register>
   <ipxact:name>debug_0_reg</ipxact:name>
   <ipxact:addressOffset>0x8</ipxact:addressOffset>
   <ipxact:size>32</ipxact:size>
   <ipxact:access>read-only</ipxact:access>
  </ipxact:register>


 <ipxact:register>
   <ipxact:name>debug_1_reg</ipxact:name>
   <ipxact:addressOffset>0xc</ipxact:addressOffset>
   <ipxact:size>32</ipxact:size>
   <ipxact:access>read-only</ipxact:access>
  </ipxact:register>










  </ipxact:addressBlock>


</ipxact:bank>

</ipxact:memoryMap></ipxact:memoryMaps>




</ipxact:component>

Compare with Previous | Blame | View Log

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.