Subversion Repositories socgen

<?xml version="1.0" encoding="UTF-8"?>
<!--
//                                                                        //
// Author : John Eaton  Ouabache Designworks                              //
//                                                                        //
//   Copyright (C) 2010 Authors and OPENCORES.ORG                         //
//                                                                        //
//   This source file may be used and distributed without                 //
//   restriction provided that this copyright statement is not            //
//   removed from the file and that any derivative work contains          //
//   the original copyright notice and the associated disclaimer.         //
//                                                                        //
//   This source file is free software; you can redistribute it           //
//   and/or modify it under the terms of the GNU Lesser General           //
//   Public License as published by the Free Software Foundation;         //
//   either version 2.1 of the License, or (at your option) any           //
//   later version.                                                       //
//                                                                        //
//   This source is distributed in the hope that it will be               //
//   useful, but WITHOUT ANY WARRANTY; without even the implied           //
//   warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR              //
//   PURPOSE. See the GNU Lesser General Public License for more          //
//   details.                                                             //
//                                                                        //
//   You should have received a copy of the GNU Lesser General            //
//   Public License along with this source; if not, download it           //
//   from http://www.opencores.org/lgpl.shtml                             //
//                                                                        //
-->
<ipxact:component 
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">

<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>Testbench</ipxact:library>
<ipxact:name>clock_gen</ipxact:name>
<ipxact:version>def</ipxact:version>    


<ipxact:busInterfaces>



 <ipxact:busInterface><ipxact:name>master_clk</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>


  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
  <ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>


    <ipxact:portMaps>
      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>clk</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
      </ipxact:portMap>

    </ipxact:portMaps>
      </ipxact:abstractionType>
      </ipxact:abstractionTypes>



  <ipxact:slave/>
  </ipxact:busInterface>




 <ipxact:busInterface><ipxact:name>master_reset</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="reset" version="def"/>


  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
        <ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="reset" version="rtl"/>



    <ipxact:portMaps>
      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>reset</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>reset</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
      </ipxact:portMap>
    </ipxact:portMaps>


      </ipxact:abstractionType>
      </ipxact:abstractionTypes>


  <ipxact:master/>
  </ipxact:busInterface>



</ipxact:busInterfaces>



<ipxact:componentGenerators>



<ipxact:componentGenerator>
  <ipxact:name>gen_verilog_sim</ipxact:name>
  <ipxact:phase>104.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
  <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>destination</ipxact:name>
      <ipxact:value>clock_gen_def</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>
</ipxact:componentGenerator>


<ipxact:componentGenerator>
  <ipxact:name>gen_verilog_syn</ipxact:name>
  <ipxact:phase>104.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Synthesis:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
  <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>destination</ipxact:name>
      <ipxact:value>clock_gen_def</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>
</ipxact:componentGenerator>



</ipxact:componentGenerators>














<ipxact:model>    






                <ipxact:instantiations>
                        <ipxact:componentInstantiation>
                                <ipxact:name>verilog</ipxact:name>
                                <ipxact:language>verilog</ipxact:language>
                                <ipxact:moduleName>clock_gen_def</ipxact:moduleName>
                                <ipxact:moduleParameters>
                                        <ipxact:moduleParameter parameterId="STOP_WIDTH" usageCount="1" usageType="nontyped">
                                                <ipxact:name>STOP_WIDTH</ipxact:name>
                                                <ipxact:value>1</ipxact:value>
                                        </ipxact:moduleParameter>
                                <ipxact:moduleParameter parameterId="BAD_WIDTH" usageCount="2" usageType="nontyped">
                                                <ipxact:name>BAD_WIDTH</ipxact:name>
                                                <ipxact:value>1</ipxact:value>
                                        </ipxact:moduleParameter>
                                </ipxact:moduleParameters>
                                <ipxact:fileSetRef>
                                        <ipxact:localName>fs-sim</ipxact:localName>
                                </ipxact:fileSetRef>
                        </ipxact:componentInstantiation>
                </ipxact:instantiations>





  <ipxact:views>



                        <ipxact:view>
                                <ipxact:name>rtl</ipxact:name>
                                <ipxact:envIdentifier>verilog:Kactus2:</ipxact:envIdentifier>
                                <ipxact:componentInstantiationRef>verilog</ipxact:componentInstantiationRef>
                        </ipxact:view>
             <ipxact:view>
              <ipxact:name>verilog</ipxact:name>              
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="verilog"/> 
              </ipxact:vendorExtensions>
              </ipxact:view>



              <ipxact:view>
              <ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-sim</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>

              <ipxact:view>
              <ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-syn</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>

              <ipxact:view>
              <ipxact:name>doc</ipxact:name>
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="documentation"/> 
              </ipxact:vendorExtensions>
              <ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              </ipxact:view>


      </ipxact:views>

  <ipxact:modelParameters>

 <ipxact:modelParameter><ipxact:name>STOP_WIDTH</ipxact:name><ipxact:value>1</ipxact:value></ipxact:modelParameter>
 <ipxact:modelParameter><ipxact:name>BAD_WIDTH</ipxact:name><ipxact:value>1</ipxact:value></ipxact:modelParameter>
</ipxact:modelParameters>


<ipxact:ports>


<ipxact:port><ipxact:name>clk</ipxact:name>
<ipxact:wire>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>reset</ipxact:name>
<ipxact:wire>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>

  
<ipxact:port><ipxact:name>START</ipxact:name>
<ipxact:wire>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>STOP</ipxact:name>
<ipxact:wire>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction><ipxact:vectors><ipxact:vector><ipxact:left>STOP_WIDTH-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>BAD</ipxact:name>
<ipxact:wire>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction><ipxact:vectors><ipxact:vector><ipxact:left>BAD_WIDTH-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>FAIL</ipxact:name>
<ipxact:wire>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>FINISH</ipxact:name>
<ipxact:wire>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>

</ipxact:ports>






</ipxact:model>    




 <ipxact:fileSets>

   <ipxact:fileSet>
      <ipxact:name>fs-common</ipxact:name>




   </ipxact:fileSet>


  <ipxact:fileSet>
      <ipxact:name>fs-sim</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/clock_gen_sim</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>fragment</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/copyright</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

     <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/sim/clock_gen_def</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName>
        <ipxact:name>../views/sim/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>

    </ipxact:fileSet>


    <ipxact:fileSet>
    <ipxact:name>fs-syn</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/clock_gen_syn</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>fragment</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/copyright</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

     <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/syn/clock_gen_def</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


     <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName>
        <ipxact:name>../views/syn/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>

    </ipxact:fileSet>

  </ipxact:fileSets>






</ipxact:component>