Subversion Repositories socgen

<?xml version="1.0" encoding="utf-8"?>
<!--

-->
<ipxact:component 
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">

<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>cde</ipxact:library>
<ipxact:name>gates</ipxact:name>
<ipxact:version>and</ipxact:version>    


<ipxact:componentGenerators>


<ipxact:componentGenerator>
  <ipxact:name>gen_verilog_sim</ipxact:name>
  <ipxact:phase>104.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
    <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>destination</ipxact:name>
      <ipxact:value>gates_and</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>
</ipxact:componentGenerator>


<ipxact:componentGenerator>
  <ipxact:name>gen_verilog_syn</ipxact:name>
  <ipxact:phase>104.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Synthesis:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
    <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>destination</ipxact:name>
      <ipxact:value>gates_and</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>
</ipxact:componentGenerator>




<ipxact:componentGenerator>
  <ipxact:name>gen_verilogLib_sim</ipxact:name>
  <ipxact:phase>105.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilogLib</ipxact:generatorExe>
    <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>dest_dir</ipxact:name>
      <ipxact:value>../views</ipxact:value>
    </ipxact:parameter>
    <ipxact:parameter> 
      <ipxact:name>view</ipxact:name>
      <ipxact:value>sim</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>      
</ipxact:componentGenerator>



<ipxact:componentGenerator>
  <ipxact:name>gen_verilogLib_syn</ipxact:name>
  <ipxact:phase>105.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Synthesis:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilogLib</ipxact:generatorExe>
    <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>dest_dir</ipxact:name>
      <ipxact:value>../views</ipxact:value>
    </ipxact:parameter>
    <ipxact:parameter> 
      <ipxact:name>view</ipxact:name>
      <ipxact:value>syn</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>    
</ipxact:componentGenerator>



</ipxact:componentGenerators>










<ipxact:fileSets>

   <ipxact:fileSet>
      <ipxact:name>fs-sim</ipxact:name>

       <ipxact:file>
        <ipxact:name>../verilog/and</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>fragment</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:name>../verilog/copyright</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:name>../verilog/sim/gates_and</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>



      <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName>
        <ipxact:name>../views/sim/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>

  </ipxact:fileSet>


   <ipxact:fileSet>
      <ipxact:name>fs-syn</ipxact:name>


       <ipxact:file>
        <ipxact:name>../verilog/and</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>fragment</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:name>../verilog/copyright</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:name>../verilog/sim/gates_and</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>




      <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName>
        <ipxact:name>../views/syn/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>



   </ipxact:fileSet>


    <ipxact:fileSet>

      <ipxact:name>fs-lint</ipxact:name>
      <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName>
        <ipxact:name>../views/syn/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>

    </ipxact:fileSet>





</ipxact:fileSets>







<ipxact:model>    
       <ipxact:views>


              <ipxact:view>
              <ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-sim</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>

              <ipxact:view>
              <ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-syn</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>


            <ipxact:view>
              <ipxact:name>doc</ipxact:name>
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="documentation"/> 
              </ipxact:vendorExtensions>
              <ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              </ipxact:view>




      </ipxact:views>




<ipxact:ports>

<ipxact:port><ipxact:name>IN0</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>IN1</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>



<ipxact:port><ipxact:name>OUT</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>





</ipxact:ports>

</ipxact:model>    






<ipxact:vendorExtensions>


<socgen:gEDA_symbol>




<socgen:parameter>
<socgen:name>refdes</socgen:name>
<socgen:value>U?</socgen:value>
<socgen:x>300</socgen:x>
<socgen:y>900</socgen:y>
<socgen:color>5</socgen:color>
<socgen:size>10</socgen:size>
<socgen:visibility>1</socgen:visibility>
<socgen:show_name_value>1</socgen:show_name_value>
<socgen:alignment>2</socgen:alignment>
</socgen:parameter>

<socgen:parameter>
<socgen:name>module_name</socgen:name>
<socgen:value>cde_gates_and</socgen:value>
<socgen:x>400</socgen:x>
<socgen:y>0</socgen:y>
<socgen:color>5</socgen:color>
<socgen:size>10</socgen:size>
<socgen:visibility>0</socgen:visibility>
<socgen:show_name_value>1</socgen:show_name_value>
<socgen:alignment>2</socgen:alignment>
</socgen:parameter>

<socgen:parameter>
<socgen:name>vendor</socgen:name>
<socgen:value>opencores.org</socgen:value>
<socgen:x>0</socgen:x>
<socgen:y>-200</socgen:y>
<socgen:color>0</socgen:color>
<socgen:size>10</socgen:size>
<socgen:visibility>0</socgen:visibility>
<socgen:show_name_value>0</socgen:show_name_value>
<socgen:alignment>0</socgen:alignment>
</socgen:parameter>

<socgen:parameter>
<socgen:name>library</socgen:name>
<socgen:value>cde</socgen:value>
<socgen:x>0</socgen:x>
<socgen:y>-300</socgen:y>
<socgen:color>0</socgen:color>
<socgen:size>10</socgen:size>
<socgen:visibility>0</socgen:visibility>
<socgen:show_name_value>0</socgen:show_name_value>
<socgen:alignment>0</socgen:alignment>
</socgen:parameter>


<socgen:parameter>
<socgen:name>component</socgen:name>
<socgen:value>gates</socgen:value>
<socgen:x>0</socgen:x>
<socgen:y>-400</socgen:y>
<socgen:color>0</socgen:color>
<socgen:size>10</socgen:size>
<socgen:visibility>0</socgen:visibility>
<socgen:show_name_value>0</socgen:show_name_value>
<socgen:alignment>0</socgen:alignment>
</socgen:parameter>



<socgen:parameter>
<socgen:name>version</socgen:name>
<socgen:value>and</socgen:value>
<socgen:x>0</socgen:x>
<socgen:y>-500</socgen:y>
<socgen:color>0</socgen:color>
<socgen:size>10</socgen:size>
<socgen:visibility>0</socgen:visibility>
<socgen:show_name_value>0</socgen:show_name_value>
<socgen:alignment>0</socgen:alignment>
</socgen:parameter>








<socgen:graphics>

<socgen:graphic>
<socgen:name>cde_gates_and</socgen:name>


<socgen:reference>
 <socgen:vendor>geda-project.org</socgen:vendor>
 <socgen:library>symbols</socgen:library>
 <socgen:component>gates</socgen:component>
 <socgen:version>def</socgen:version>
 <socgen:graphic>and</socgen:graphic>
 <socgen:x_offset>0</socgen:x_offset>
 <socgen:y_offset>100</socgen:y_offset>
</socgen:reference>




<socgen:reference>
 <socgen:vendor>geda-project.org</socgen:vendor>
 <socgen:library>symbols</socgen:library>
 <socgen:component>pins</socgen:component>
 <socgen:version>def</socgen:version>
 <socgen:graphic>in_wire</socgen:graphic>
 <socgen:x_offset>0</socgen:x_offset>
 <socgen:y_offset>200</socgen:y_offset>
 <socgen:name>IN1</socgen:name>
<socgen:visibility>0</socgen:visibility>
</socgen:reference>


<socgen:reference>
 <socgen:vendor>geda-project.org</socgen:vendor>
 <socgen:library>symbols</socgen:library>
 <socgen:component>pins</socgen:component>
 <socgen:version>def</socgen:version>
 <socgen:graphic>in_wire</socgen:graphic>
 <socgen:x_offset>0</socgen:x_offset>
 <socgen:y_offset>600</socgen:y_offset>
 <socgen:name>IN0</socgen:name>
<socgen:visibility>0</socgen:visibility>
</socgen:reference>



<socgen:reference>
 <socgen:vendor>geda-project.org</socgen:vendor>
 <socgen:library>symbols</socgen:library>
 <socgen:component>pins</socgen:component>
 <socgen:version>def</socgen:version>
 <socgen:graphic>out_wire</socgen:graphic>
 <socgen:x_offset>1000</socgen:x_offset>
 <socgen:y_offset>400</socgen:y_offset>
 <socgen:name>OUT</socgen:name>
<socgen:visibility>0</socgen:visibility>
</socgen:reference>


</socgen:graphic>





<socgen:graphic>

<socgen:name>demorgan</socgen:name>

<socgen:reference>
 <socgen:vendor>geda-project.org</socgen:vendor>
 <socgen:library>symbols</socgen:library>
 <socgen:component>gates</socgen:component>
 <socgen:version>def</socgen:version>
 <socgen:graphic>or</socgen:graphic>
 <socgen:x_offset>0</socgen:x_offset>
 <socgen:y_offset>100</socgen:y_offset>
</socgen:reference>



<socgen:reference>
 <socgen:vendor>geda-project.org</socgen:vendor>
 <socgen:library>symbols</socgen:library>
 <socgen:component>pins</socgen:component>
 <socgen:version>def</socgen:version>
 <socgen:graphic>in_wire_n</socgen:graphic>
 <socgen:x_offset>0</socgen:x_offset>
 <socgen:y_offset>200</socgen:y_offset>
 <socgen:name>IN1</socgen:name>
 <socgen:visibility>0</socgen:visibility>
</socgen:reference>


<socgen:reference>
 <socgen:vendor>geda-project.org</socgen:vendor>
 <socgen:library>symbols</socgen:library>
 <socgen:component>pins</socgen:component>
 <socgen:version>def</socgen:version>
 <socgen:graphic>in_wire_n</socgen:graphic>
 <socgen:x_offset>0</socgen:x_offset>
 <socgen:y_offset>600</socgen:y_offset>
 <socgen:name>IN0</socgen:name>
<socgen:visibility>0</socgen:visibility>
</socgen:reference>



<socgen:reference>

 <socgen:vendor>geda-project.org</socgen:vendor>
 <socgen:library>symbols</socgen:library>
 <socgen:component>pins</socgen:component>
 <socgen:version>def</socgen:version>
 <socgen:graphic>out_wire_n</socgen:graphic>
 <socgen:x_offset>1000</socgen:x_offset>
 <socgen:y_offset>400</socgen:y_offset>
 <socgen:name>OUT</socgen:name>
 <socgen:visibility>0</socgen:visibility>
</socgen:reference>

</socgen:graphic>




</socgen:graphics>


</socgen:gEDA_symbol>
</ipxact:vendorExtensions>







</ipxact:component>