Subversion Repositories socgen

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<socgen:componentConfiguration   
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014" 
xmlns:socgen="http://opencores.org" 
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance">

<socgen:vendor>opencores.org</socgen:vendor>
<socgen:library>cde</socgen:library>
<socgen:component>sram</socgen:component>


<socgen:ip_name_depth>3</socgen:ip_name_depth>
<socgen:ip_name_vendor_sep>_</socgen:ip_name_vendor_sep>
<socgen:ip_name_library_sep>_</socgen:ip_name_library_sep>
<socgen:ip_name_version_sep>_</socgen:ip_name_version_sep>
<socgen:ip_name_base_macro>VARIANT</socgen:ip_name_base_macro>



<socgen:doc>

<socgen:library_path>/ip/sram/doc</socgen:library_path>
<socgen:comp_path>sram/doc</socgen:comp_path>



<socgen:versions>

  <socgen:version>
   <socgen:name>def</socgen:name>
   <socgen:description>Synchronous one-port ram</socgen:description>
  </socgen:version>

  <socgen:version>
   <socgen:name>dp</socgen:name>
   <socgen:description>Synchronous two-port ram with seperate read/write ports</socgen:description>
  </socgen:version>

  <socgen:version>
   <socgen:name>byte</socgen:name>
   <socgen:description>Synchronous one-port byte wide ram with byte enable</socgen:description>
  </socgen:version>


  <socgen:version>
   <socgen:name>word</socgen:name>
   <socgen:description>Synchronous one-port word wide ram with byte enable</socgen:description>
  </socgen:version>




</socgen:versions>


<socgen:parameters>

  <socgen:parameter>
   <socgen:name>ADDR</socgen:name>
   <socgen:description>Number of address bits</socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>WIDTH</socgen:name>
   <socgen:description>Number of data bits</socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>WORDS</socgen:name>
   <socgen:description>Number of memory words. Must be fully addressable by ADDR address bits</socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>WRITETHRU</socgen:name>
   <socgen:description>If a read and write occur to the same address on the same cycle then 0 reads old data while 1 reads new</socgen:description>
  </socgen:parameter>



</socgen:parameters>



<socgen:interfaces>

  <socgen:interface>
   <socgen:name>addr</socgen:name>
   <socgen:description>Memory address bits</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>raddr</socgen:name>
   <socgen:description>Memory read address bits</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>waddr</socgen:name>
   <socgen:description>Memory write address bits</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>clk</socgen:name>
   <socgen:description>Active high clock</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>cs</socgen:name>
   <socgen:description>Active high chip select</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>rd</socgen:name>
   <socgen:description>Active high read enable</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>wr</socgen:name>
   <socgen:description>Active high write enable</socgen:description>
  </socgen:interface>


  <socgen:interface>
   <socgen:name>be</socgen:name>
   <socgen:description>Active high byte enable</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>rdata</socgen:name>
   <socgen:description>read data out</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>wdata</socgen:name>
   <socgen:description>write data in</socgen:description>
  </socgen:interface>


</socgen:interfaces>








</socgen:doc>


<socgen:configurations>  



 <socgen:configuration>
 <socgen:name>default</socgen:name>  
 <socgen:version>def</socgen:version>  
 <socgen:version>dp</socgen:version>  
 <socgen:parameters>
    <socgen:parameter><socgen:name>ADDR</socgen:name><socgen:value>8</socgen:value></socgen:parameter>    
    <socgen:parameter><socgen:name>WORDS</socgen:name><socgen:value>256</socgen:value></socgen:parameter>    
    <socgen:parameter><socgen:name>WIDTH</socgen:name><socgen:value>8</socgen:value></socgen:parameter>    
    <socgen:parameter><socgen:name>WRITETHRU</socgen:name><socgen:value>1</socgen:value></socgen:parameter>    

 </socgen:parameters>
 </socgen:configuration>




 <socgen:configuration>
 <socgen:name>byte</socgen:name>  
 <socgen:version>byte</socgen:version>  
 <socgen:parameters>
    <socgen:parameter><socgen:name>ADDR</socgen:name><socgen:value>8</socgen:value></socgen:parameter>    
    <socgen:parameter><socgen:name>WORDS</socgen:name><socgen:value>256</socgen:value></socgen:parameter>    
    <socgen:parameter><socgen:name>WRITETHRU</socgen:name><socgen:value>1</socgen:value></socgen:parameter>    

</socgen:parameters>
 </socgen:configuration>


 <socgen:configuration>
 <socgen:name>word</socgen:name>  
 <socgen:version>word</socgen:version>  
 <socgen:parameters>
    <socgen:parameter><socgen:name>ADDR</socgen:name><socgen:value>8</socgen:value></socgen:parameter>    
    <socgen:parameter><socgen:name>WORDS</socgen:name><socgen:value>256</socgen:value></socgen:parameter>    
    <socgen:parameter><socgen:name>WRITETHRU</socgen:name><socgen:value>1</socgen:value></socgen:parameter>    

</socgen:parameters>
 </socgen:configuration>









</socgen:configurations> 




<socgen:sim>

<socgen:comp_path>sram/sim</socgen:comp_path>






<socgen:testbenches>  


<socgen:testbench>
<socgen:variant>sram_sys_lint</socgen:variant>
<socgen:version>sys_lint</socgen:version>  
<socgen:tools>
  <socgen:tool>rtl_check</socgen:tool>
</socgen:tools>
</socgen:testbench>

</socgen:testbenches>



<socgen:rtl_check>

<socgen:lint>
<socgen:name>default</socgen:name>
<socgen:variant>sram_sys_lint</socgen:variant>
</socgen:lint>

</socgen:rtl_check>


</socgen:sim>





</socgen:componentConfiguration>