OpenCores
URL https://opencores.org/ocsvn/socgen/socgen/trunk

Subversion Repositories socgen

[/] [socgen/] [trunk/] [common/] [opencores.org/] [cde/] [ip/] [sram/] [rtl/] [xml/] [sram_byte.xml] - Rev 135

Compare with Previous | Blame | View Log 

<?xml version="1.0" encoding="UTF-8"?>
<!--

-->
<ipxact:component 
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">

<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>cde</ipxact:library>
<ipxact:name>sram</ipxact:name>
<ipxact:version>byte</ipxact:version>    



<ipxact:busInterfaces>

 <ipxact:busInterface><ipxact:name>slave_clk</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>


  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
  <ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>
    <ipxact:portMaps>
      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>clk</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>
    </ipxact:portMaps>
        </ipxact:abstractionType>
      </ipxact:abstractionTypes>
  <ipxact:slave/>
 </ipxact:busInterface>


 <ipxact:busInterface><ipxact:name>mem</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="micro_bus" version="def"/>




  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
  <ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="micro_bus" version="rtl"/>

    <ipxact:portMaps>

      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>cs</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>cs</ipxact:name>
        </ipxact:physicalPort>
      </ipxact:portMap>

      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>wr</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>wr</ipxact:name>
        </ipxact:physicalPort>
      </ipxact:portMap>

      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>rd</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>rd</ipxact:name>
        </ipxact:physicalPort>
      </ipxact:portMap>

    </ipxact:portMaps>
  
        </ipxact:abstractionType>
      </ipxact:abstractionTypes>

  <ipxact:memoryMapRef ipxact:memoryMapRef="mem"/>
  <ipxact:slave/>

 </ipxact:busInterface>

</ipxact:busInterfaces>


<ipxact:componentGenerators>



<ipxact:componentGenerator>
  <ipxact:name>gen_verilog</ipxact:name>
  <ipxact:phase>104.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*common:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
  <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>destination</ipxact:name>
      <ipxact:value>sram_byte</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>
</ipxact:componentGenerator>






</ipxact:componentGenerators>






<ipxact:model>    



                <ipxact:instantiations>
                        <ipxact:componentInstantiation>
                                <ipxact:name>verilog</ipxact:name>
                                <ipxact:language>verilog</ipxact:language>
                                <ipxact:moduleName>cde_sram_byte</ipxact:moduleName>
                                <ipxact:moduleParameters>
                                        <ipxact:moduleParameter parameterId="ADDR" usageCount="1" usageType="nontyped">
                                                <ipxact:name>ADDR</ipxact:name>
                                                <ipxact:value>8</ipxact:value>
                                        </ipxact:moduleParameter>
                                        <ipxact:moduleParameter parameterId="WIDTH" usageCount="2" usageType="nontyped">
                                                <ipxact:name>WIDTH</ipxact:name>
                                                <ipxact:value>8</ipxact:value>
                                        </ipxact:moduleParameter>
                                        <ipxact:moduleParameter parameterId="WORDS" usageType="nontyped">
                                                <ipxact:name>WORDS</ipxact:name>
                                                <ipxact:value>256</ipxact:value>
                                        </ipxact:moduleParameter>
                                        <ipxact:moduleParameter parameterId="WRITETHRU" usageType="nontyped">
                                                <ipxact:name>WRITETHRU</ipxact:name>
                                                <ipxact:value>1</ipxact:value>
                                        </ipxact:moduleParameter>
                                </ipxact:moduleParameters>
                                <ipxact:fileSetRef>
                                        <ipxact:localName>fs-sim</ipxact:localName>
                                </ipxact:fileSetRef>
                        </ipxact:componentInstantiation>
                </ipxact:instantiations>



  <ipxact:views>


    

                        <ipxact:view>
                                <ipxact:name>rtl</ipxact:name>
                                <ipxact:envIdentifier>verilog:Kactus2:</ipxact:envIdentifier>
                                <ipxact:componentInstantiationRef>verilog</ipxact:componentInstantiationRef>
                        </ipxact:view>
            <ipxact:view>
              <ipxact:name>verilog</ipxact:name>              
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="verilog"/> 
              </ipxact:vendorExtensions>
              </ipxact:view>

             <ipxact:view>
              <ipxact:name>common</ipxact:name><ipxact:envIdentifier>:*common:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-common</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>



              <ipxact:view>
              <ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
              
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-sim</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>

              <ipxact:view>
              <ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
              
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-syn</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>


              <ipxact:view>
              <ipxact:name>lint</ipxact:name><ipxact:envIdentifier>:*Lint:*</ipxact:envIdentifier>
              
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-lint</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>




              <ipxact:view>
              <ipxact:name>doc</ipxact:name>
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="documentation"/> 
              </ipxact:vendorExtensions>
              <ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
              </ipxact:view>




      </ipxact:views>


<ipxact:ports>

<ipxact:port><ipxact:name>clk</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>cs</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>wr</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>rd</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>be</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>addr</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction>
<ipxact:vectors><ipxact:vector><ipxact:left>ADDR-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>wdata</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction>
<ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>rdata</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction>
<ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>



</ipxact:ports>

</ipxact:model>    






<ipxact:fileSets>

   <ipxact:fileSet>
      <ipxact:name>fs-common</ipxact:name>




      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/sram_byte</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>fragment</ipxact:userFileType>
      </ipxact:file>

   </ipxact:fileSet>


   <ipxact:fileSet>
      <ipxact:name>fs-sim</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/copyright</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

    <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/common/sram_byte</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>



       <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/sim/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>

  </ipxact:fileSet>


   <ipxact:fileSet>
      <ipxact:name>fs-syn</ipxact:name>


      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/copyright</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

    <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/common/sram_byte</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>





      <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/syn/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>



   </ipxact:fileSet>


   <ipxact:fileSet>
      <ipxact:name>fs-lint</ipxact:name>


      <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/syn/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>

   </ipxact:fileSet>



</ipxact:fileSets>







</ipxact:component>

Compare with Previous | Blame | View Log

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.