Subversion Repositories structural_vhdl

-- VHDL structural description generated from `idea_heart_1r`
--              date : Sat Sep  8 04:53:46 2001


-- Entity Declaration

ENTITY idea_heart_1r IS
  PORT (
  en : in BIT_VECTOR (1 TO 7);  -- en
  x1 : in BIT_VECTOR (0 TO 15); -- x1
  x2 : in BIT_VECTOR (0 TO 15); -- x2
  x3 : in BIT_VECTOR (0 TO 15); -- x3
  x4 : in BIT_VECTOR (0 TO 15); -- x4
  z1 : in BIT_VECTOR (0 TO 15); -- z1
  z2 : in BIT_VECTOR (0 TO 15); -- z2
  z3 : in BIT_VECTOR (0 TO 15); -- z3
  z4 : in BIT_VECTOR (0 TO 15); -- z4
  z5 : in BIT_VECTOR (0 TO 15); -- z5
  z6 : in BIT_VECTOR (0 TO 15); -- z6
  y1 : inout BIT_VECTOR (0 TO 15);      -- y1
  y2 : inout BIT_VECTOR (0 TO 15);      -- y2
  y3 : inout BIT_VECTOR (0 TO 15);      -- y3
  y4 : inout BIT_VECTOR (0 TO 15);      -- y4
  reset : in BIT;       -- reset
  vdd : in BIT; -- vdd
  vss : in BIT  -- vss
  );
END idea_heart_1r;

-- Architecture Declaration

ARCHITECTURE VST OF idea_heart_1r IS
  COMPONENT sm16plus1mul_glopf
    port (
    in1 : in BIT_VECTOR(0 TO 15);       -- in1
    in2 : in BIT_VECTOR(0 TO 15);       -- in2
    en : in BIT;        -- en
    clr : in BIT;       -- clr
    mulout : out BIT_VECTOR(0 TO 15);   -- mulout
    vdd : in BIT;       -- vdd
    vss : in BIT        -- vss
    );
  END COMPONENT;

  COMPONENT sm16adder_glopf
    port (
    a : in BIT_VECTOR(0 TO 15); -- a
    b : in BIT_VECTOR(0 TO 15); -- b
    en : in BIT;        -- en
    clr : in BIT;       -- clr
    s : inout BIT_VECTOR(0 TO 15);      -- s
    vdd : in BIT;       -- vdd
    vss : in BIT        -- vss
    );
  END COMPONENT;

  COMPONENT s16xor_glopf
    port (
    a : in BIT_VECTOR(0 TO 15); -- a
    b : in BIT_VECTOR(0 TO 15); -- b
    en : in BIT;        -- en
    clr : in BIT;       -- clr
    q : inout BIT_VECTOR(0 TO 15);      -- q
    vdd : in BIT;       -- vdd
    vss : in BIT        -- vss
    );
  END COMPONENT;

  SIGNAL o_add1_0 : BIT;        -- o_add1 0
  SIGNAL o_add1_1 : BIT;        -- o_add1 1
  SIGNAL o_add1_2 : BIT;        -- o_add1 2
  SIGNAL o_add1_3 : BIT;        -- o_add1 3
  SIGNAL o_add1_4 : BIT;        -- o_add1 4
  SIGNAL o_add1_5 : BIT;        -- o_add1 5
  SIGNAL o_add1_6 : BIT;        -- o_add1 6
  SIGNAL o_add1_7 : BIT;        -- o_add1 7
  SIGNAL o_add1_8 : BIT;        -- o_add1 8
  SIGNAL o_add1_9 : BIT;        -- o_add1 9
  SIGNAL o_add1_10 : BIT;       -- o_add1 10
  SIGNAL o_add1_11 : BIT;       -- o_add1 11
  SIGNAL o_add1_12 : BIT;       -- o_add1 12
  SIGNAL o_add1_13 : BIT;       -- o_add1 13
  SIGNAL o_add1_14 : BIT;       -- o_add1 14
  SIGNAL o_add1_15 : BIT;       -- o_add1 15
  SIGNAL o_add2_0 : BIT;        -- o_add2 0
  SIGNAL o_add2_1 : BIT;        -- o_add2 1
  SIGNAL o_add2_2 : BIT;        -- o_add2 2
  SIGNAL o_add2_3 : BIT;        -- o_add2 3
  SIGNAL o_add2_4 : BIT;        -- o_add2 4
  SIGNAL o_add2_5 : BIT;        -- o_add2 5
  SIGNAL o_add2_6 : BIT;        -- o_add2 6
  SIGNAL o_add2_7 : BIT;        -- o_add2 7
  SIGNAL o_add2_8 : BIT;        -- o_add2 8
  SIGNAL o_add2_9 : BIT;        -- o_add2 9
  SIGNAL o_add2_10 : BIT;       -- o_add2 10
  SIGNAL o_add2_11 : BIT;       -- o_add2 11
  SIGNAL o_add2_12 : BIT;       -- o_add2 12
  SIGNAL o_add2_13 : BIT;       -- o_add2 13
  SIGNAL o_add2_14 : BIT;       -- o_add2 14
  SIGNAL o_add2_15 : BIT;       -- o_add2 15
  SIGNAL o_add3_0 : BIT;        -- o_add3 0
  SIGNAL o_add3_1 : BIT;        -- o_add3 1
  SIGNAL o_add3_2 : BIT;        -- o_add3 2
  SIGNAL o_add3_3 : BIT;        -- o_add3 3
  SIGNAL o_add3_4 : BIT;        -- o_add3 4
  SIGNAL o_add3_5 : BIT;        -- o_add3 5
  SIGNAL o_add3_6 : BIT;        -- o_add3 6
  SIGNAL o_add3_7 : BIT;        -- o_add3 7
  SIGNAL o_add3_8 : BIT;        -- o_add3 8
  SIGNAL o_add3_9 : BIT;        -- o_add3 9
  SIGNAL o_add3_10 : BIT;       -- o_add3 10
  SIGNAL o_add3_11 : BIT;       -- o_add3 11
  SIGNAL o_add3_12 : BIT;       -- o_add3 12
  SIGNAL o_add3_13 : BIT;       -- o_add3 13
  SIGNAL o_add3_14 : BIT;       -- o_add3 14
  SIGNAL o_add3_15 : BIT;       -- o_add3 15
  SIGNAL o_add4_0 : BIT;        -- o_add4 0
  SIGNAL o_add4_1 : BIT;        -- o_add4 1
  SIGNAL o_add4_2 : BIT;        -- o_add4 2
  SIGNAL o_add4_3 : BIT;        -- o_add4 3
  SIGNAL o_add4_4 : BIT;        -- o_add4 4
  SIGNAL o_add4_5 : BIT;        -- o_add4 5
  SIGNAL o_add4_6 : BIT;        -- o_add4 6
  SIGNAL o_add4_7 : BIT;        -- o_add4 7
  SIGNAL o_add4_8 : BIT;        -- o_add4 8
  SIGNAL o_add4_9 : BIT;        -- o_add4 9
  SIGNAL o_add4_10 : BIT;       -- o_add4 10
  SIGNAL o_add4_11 : BIT;       -- o_add4 11
  SIGNAL o_add4_12 : BIT;       -- o_add4 12
  SIGNAL o_add4_13 : BIT;       -- o_add4 13
  SIGNAL o_add4_14 : BIT;       -- o_add4 14
  SIGNAL o_add4_15 : BIT;       -- o_add4 15
  SIGNAL o_mul1_0 : BIT;        -- o_mul1 0
  SIGNAL o_mul1_1 : BIT;        -- o_mul1 1
  SIGNAL o_mul1_2 : BIT;        -- o_mul1 2
  SIGNAL o_mul1_3 : BIT;        -- o_mul1 3
  SIGNAL o_mul1_4 : BIT;        -- o_mul1 4
  SIGNAL o_mul1_5 : BIT;        -- o_mul1 5
  SIGNAL o_mul1_6 : BIT;        -- o_mul1 6
  SIGNAL o_mul1_7 : BIT;        -- o_mul1 7
  SIGNAL o_mul1_8 : BIT;        -- o_mul1 8
  SIGNAL o_mul1_9 : BIT;        -- o_mul1 9
  SIGNAL o_mul1_10 : BIT;       -- o_mul1 10
  SIGNAL o_mul1_11 : BIT;       -- o_mul1 11
  SIGNAL o_mul1_12 : BIT;       -- o_mul1 12
  SIGNAL o_mul1_13 : BIT;       -- o_mul1 13
  SIGNAL o_mul1_14 : BIT;       -- o_mul1 14
  SIGNAL o_mul1_15 : BIT;       -- o_mul1 15
  SIGNAL o_mul2_0 : BIT;        -- o_mul2 0
  SIGNAL o_mul2_1 : BIT;        -- o_mul2 1
  SIGNAL o_mul2_2 : BIT;        -- o_mul2 2
  SIGNAL o_mul2_3 : BIT;        -- o_mul2 3
  SIGNAL o_mul2_4 : BIT;        -- o_mul2 4
  SIGNAL o_mul2_5 : BIT;        -- o_mul2 5
  SIGNAL o_mul2_6 : BIT;        -- o_mul2 6
  SIGNAL o_mul2_7 : BIT;        -- o_mul2 7
  SIGNAL o_mul2_8 : BIT;        -- o_mul2 8
  SIGNAL o_mul2_9 : BIT;        -- o_mul2 9
  SIGNAL o_mul2_10 : BIT;       -- o_mul2 10
  SIGNAL o_mul2_11 : BIT;       -- o_mul2 11
  SIGNAL o_mul2_12 : BIT;       -- o_mul2 12
  SIGNAL o_mul2_13 : BIT;       -- o_mul2 13
  SIGNAL o_mul2_14 : BIT;       -- o_mul2 14
  SIGNAL o_mul2_15 : BIT;       -- o_mul2 15
  SIGNAL o_mul3_0 : BIT;        -- o_mul3 0
  SIGNAL o_mul3_1 : BIT;        -- o_mul3 1
  SIGNAL o_mul3_2 : BIT;        -- o_mul3 2
  SIGNAL o_mul3_3 : BIT;        -- o_mul3 3
  SIGNAL o_mul3_4 : BIT;        -- o_mul3 4
  SIGNAL o_mul3_5 : BIT;        -- o_mul3 5
  SIGNAL o_mul3_6 : BIT;        -- o_mul3 6
  SIGNAL o_mul3_7 : BIT;        -- o_mul3 7
  SIGNAL o_mul3_8 : BIT;        -- o_mul3 8
  SIGNAL o_mul3_9 : BIT;        -- o_mul3 9
  SIGNAL o_mul3_10 : BIT;       -- o_mul3 10
  SIGNAL o_mul3_11 : BIT;       -- o_mul3 11
  SIGNAL o_mul3_12 : BIT;       -- o_mul3 12
  SIGNAL o_mul3_13 : BIT;       -- o_mul3 13
  SIGNAL o_mul3_14 : BIT;       -- o_mul3 14
  SIGNAL o_mul3_15 : BIT;       -- o_mul3 15
  SIGNAL o_mul4_0 : BIT;        -- o_mul4 0
  SIGNAL o_mul4_1 : BIT;        -- o_mul4 1
  SIGNAL o_mul4_2 : BIT;        -- o_mul4 2
  SIGNAL o_mul4_3 : BIT;        -- o_mul4 3
  SIGNAL o_mul4_4 : BIT;        -- o_mul4 4
  SIGNAL o_mul4_5 : BIT;        -- o_mul4 5
  SIGNAL o_mul4_6 : BIT;        -- o_mul4 6
  SIGNAL o_mul4_7 : BIT;        -- o_mul4 7
  SIGNAL o_mul4_8 : BIT;        -- o_mul4 8
  SIGNAL o_mul4_9 : BIT;        -- o_mul4 9
  SIGNAL o_mul4_10 : BIT;       -- o_mul4 10
  SIGNAL o_mul4_11 : BIT;       -- o_mul4 11
  SIGNAL o_mul4_12 : BIT;       -- o_mul4 12
  SIGNAL o_mul4_13 : BIT;       -- o_mul4 13
  SIGNAL o_mul4_14 : BIT;       -- o_mul4 14
  SIGNAL o_mul4_15 : BIT;       -- o_mul4 15
  SIGNAL o_xr1_0 : BIT; -- o_xr1 0
  SIGNAL o_xr1_1 : BIT; -- o_xr1 1
  SIGNAL o_xr1_2 : BIT; -- o_xr1 2
  SIGNAL o_xr1_3 : BIT; -- o_xr1 3
  SIGNAL o_xr1_4 : BIT; -- o_xr1 4
  SIGNAL o_xr1_5 : BIT; -- o_xr1 5
  SIGNAL o_xr1_6 : BIT; -- o_xr1 6
  SIGNAL o_xr1_7 : BIT; -- o_xr1 7
  SIGNAL o_xr1_8 : BIT; -- o_xr1 8
  SIGNAL o_xr1_9 : BIT; -- o_xr1 9
  SIGNAL o_xr1_10 : BIT;        -- o_xr1 10
  SIGNAL o_xr1_11 : BIT;        -- o_xr1 11
  SIGNAL o_xr1_12 : BIT;        -- o_xr1 12
  SIGNAL o_xr1_13 : BIT;        -- o_xr1 13
  SIGNAL o_xr1_14 : BIT;        -- o_xr1 14
  SIGNAL o_xr1_15 : BIT;        -- o_xr1 15
  SIGNAL o_xr2_0 : BIT; -- o_xr2 0
  SIGNAL o_xr2_1 : BIT; -- o_xr2 1
  SIGNAL o_xr2_2 : BIT; -- o_xr2 2
  SIGNAL o_xr2_3 : BIT; -- o_xr2 3
  SIGNAL o_xr2_4 : BIT; -- o_xr2 4
  SIGNAL o_xr2_5 : BIT; -- o_xr2 5
  SIGNAL o_xr2_6 : BIT; -- o_xr2 6
  SIGNAL o_xr2_7 : BIT; -- o_xr2 7
  SIGNAL o_xr2_8 : BIT; -- o_xr2 8
  SIGNAL o_xr2_9 : BIT; -- o_xr2 9
  SIGNAL o_xr2_10 : BIT;        -- o_xr2 10
  SIGNAL o_xr2_11 : BIT;        -- o_xr2 11
  SIGNAL o_xr2_12 : BIT;        -- o_xr2 12
  SIGNAL o_xr2_13 : BIT;        -- o_xr2 13
  SIGNAL o_xr2_14 : BIT;        -- o_xr2 14
  SIGNAL o_xr2_15 : BIT;        -- o_xr2 15

BEGIN

  mul1 : sm16plus1mul_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    mulout => o_mul1_0& o_mul1_1& o_mul1_2& o_mul1_3& o_mul1_4& o_mul1_5& o_mul1_6& o_mul1_7& o_mul1_8& o_mul1_9& o_mul1_10& o_mul1_11& o_mul1_12& o_mul1_13& o_mul1_14& o_mul1_15,
    clr => reset,
    en => en(1),
    in2 => z1(0)& z1(1)& z1(2)& z1(3)& z1(4)& z1(5)& z1(6)& z1(7)& z1(8)& z1(9)& z1(10)& z1(11)& z1(12)& z1(13)& z1(14)& z1(15),
    in1 => x1(0)& x1(1)& x1(2)& x1(3)& x1(4)& x1(5)& x1(6)& x1(7)& x1(8)& x1(9)& x1(10)& x1(11)& x1(12)& x1(13)& x1(14)& x1(15));
  add1 : sm16adder_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    s => o_add1_0& o_add1_1& o_add1_2& o_add1_3& o_add1_4& o_add1_5& o_add1_6& o_add1_7& o_add1_8& o_add1_9& o_add1_10& o_add1_11& o_add1_12& o_add1_13& o_add1_14& o_add1_15,
    clr => reset,
    en => en(1),
    b => z2(0)& z2(1)& z2(2)& z2(3)& z2(4)& z2(5)& z2(6)& z2(7)& z2(8)& z2(9)& z2(10)& z2(11)& z2(12)& z2(13)& z2(14)& z2(15),
    a => x2(0)& x2(1)& x2(2)& x2(3)& x2(4)& x2(5)& x2(6)& x2(7)& x2(8)& x2(9)& x2(10)& x2(11)& x2(12)& x2(13)& x2(14)& x2(15));
  add2 : sm16adder_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    s => o_add2_0& o_add2_1& o_add2_2& o_add2_3& o_add2_4& o_add2_5& o_add2_6& o_add2_7& o_add2_8& o_add2_9& o_add2_10& o_add2_11& o_add2_12& o_add2_13& o_add2_14& o_add2_15,
    clr => reset,
    en => en(1),
    b => z3(0)& z3(1)& z3(2)& z3(3)& z3(4)& z3(5)& z3(6)& z3(7)& z3(8)& z3(9)& z3(10)& z3(11)& z3(12)& z3(13)& z3(14)& z3(15),
    a => x3(0)& x3(1)& x3(2)& x3(3)& x3(4)& x3(5)& x3(6)& x3(7)& x3(8)& x3(9)& x3(10)& x3(11)& x3(12)& x3(13)& x3(14)& x3(15));
  mul2 : sm16plus1mul_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    mulout => o_mul2_0& o_mul2_1& o_mul2_2& o_mul2_3& o_mul2_4& o_mul2_5& o_mul2_6& o_mul2_7& o_mul2_8& o_mul2_9& o_mul2_10& o_mul2_11& o_mul2_12& o_mul2_13& o_mul2_14& o_mul2_15,
    clr => reset,
    en => en(1),
    in2 => z4(0)& z4(1)& z4(2)& z4(3)& z4(4)& z4(5)& z4(6)& z4(7)& z4(8)& z4(9)& z4(10)& z4(11)& z4(12)& z4(13)& z4(14)& z4(15),
    in1 => x4(0)& x4(1)& x4(2)& x4(3)& x4(4)& x4(5)& x4(6)& x4(7)& x4(8)& x4(9)& x4(10)& x4(11)& x4(12)& x4(13)& x4(14)& x4(15));
  xr1 : s16xor_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    q => o_xr1_0& o_xr1_1& o_xr1_2& o_xr1_3& o_xr1_4& o_xr1_5& o_xr1_6& o_xr1_7& o_xr1_8& o_xr1_9& o_xr1_10& o_xr1_11& o_xr1_12& o_xr1_13& o_xr1_14& o_xr1_15,
    clr => reset,
    en => en(2),
    b => o_add2_0& o_add2_1& o_add2_2& o_add2_3& o_add2_4& o_add2_5& o_add2_6& o_add2_7& o_add2_8& o_add2_9& o_add2_10& o_add2_11& o_add2_12& o_add2_13& o_add2_14& o_add2_15,
    a => o_mul1_0& o_mul1_1& o_mul1_2& o_mul1_3& o_mul1_4& o_mul1_5& o_mul1_6& o_mul1_7& o_mul1_8& o_mul1_9& o_mul1_10& o_mul1_11& o_mul1_12& o_mul1_13& o_mul1_14& o_mul1_15);
  xr2 : s16xor_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    q => o_xr2_0& o_xr2_1& o_xr2_2& o_xr2_3& o_xr2_4& o_xr2_5& o_xr2_6& o_xr2_7& o_xr2_8& o_xr2_9& o_xr2_10& o_xr2_11& o_xr2_12& o_xr2_13& o_xr2_14& o_xr2_15,
    clr => reset,
    en => en(2),
    b => o_mul2_0& o_mul2_1& o_mul2_2& o_mul2_3& o_mul2_4& o_mul2_5& o_mul2_6& o_mul2_7& o_mul2_8& o_mul2_9& o_mul2_10& o_mul2_11& o_mul2_12& o_mul2_13& o_mul2_14& o_mul2_15,
    a => o_add1_0& o_add1_1& o_add1_2& o_add1_3& o_add1_4& o_add1_5& o_add1_6& o_add1_7& o_add1_8& o_add1_9& o_add1_10& o_add1_11& o_add1_12& o_add1_13& o_add1_14& o_add1_15);
  mul3 : sm16plus1mul_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    mulout => o_mul3_0& o_mul3_1& o_mul3_2& o_mul3_3& o_mul3_4& o_mul3_5& o_mul3_6& o_mul3_7& o_mul3_8& o_mul3_9& o_mul3_10& o_mul3_11& o_mul3_12& o_mul3_13& o_mul3_14& o_mul3_15,
    clr => reset,
    en => en(3),
    in2 => z5(0)& z5(1)& z5(2)& z5(3)& z5(4)& z5(5)& z5(6)& z5(7)& z5(8)& z5(9)& z5(10)& z5(11)& z5(12)& z5(13)& z5(14)& z5(15),
    in1 => o_xr1_0& o_xr1_1& o_xr1_2& o_xr1_3& o_xr1_4& o_xr1_5& o_xr1_6& o_xr1_7& o_xr1_8& o_xr1_9& o_xr1_10& o_xr1_11& o_xr1_12& o_xr1_13& o_xr1_14& o_xr1_15);
  add3 : sm16adder_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    s => o_add3_0& o_add3_1& o_add3_2& o_add3_3& o_add3_4& o_add3_5& o_add3_6& o_add3_7& o_add3_8& o_add3_9& o_add3_10& o_add3_11& o_add3_12& o_add3_13& o_add3_14& o_add3_15,
    clr => reset,
    en => en(4),
    b => o_xr2_0& o_xr2_1& o_xr2_2& o_xr2_3& o_xr2_4& o_xr2_5& o_xr2_6& o_xr2_7& o_xr2_8& o_xr2_9& o_xr2_10& o_xr2_11& o_xr2_12& o_xr2_13& o_xr2_14& o_xr2_15,
    a => o_mul3_0& o_mul3_1& o_mul3_2& o_mul3_3& o_mul3_4& o_mul3_5& o_mul3_6& o_mul3_7& o_mul3_8& o_mul3_9& o_mul3_10& o_mul3_11& o_mul3_12& o_mul3_13& o_mul3_14& o_mul3_15);
  mul4 : sm16plus1mul_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    mulout => o_mul4_0& o_mul4_1& o_mul4_2& o_mul4_3& o_mul4_4& o_mul4_5& o_mul4_6& o_mul4_7& o_mul4_8& o_mul4_9& o_mul4_10& o_mul4_11& o_mul4_12& o_mul4_13& o_mul4_14& o_mul4_15,
    clr => reset,
    en => en(5),
    in2 => z6(0)& z6(1)& z6(2)& z6(3)& z6(4)& z6(5)& z6(6)& z6(7)& z6(8)& z6(9)& z6(10)& z6(11)& z6(12)& z6(13)& z6(14)& z6(15),
    in1 => o_add3_0& o_add3_1& o_add3_2& o_add3_3& o_add3_4& o_add3_5& o_add3_6& o_add3_7& o_add3_8& o_add3_9& o_add3_10& o_add3_11& o_add3_12& o_add3_13& o_add3_14& o_add3_15);
  add4 : sm16adder_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    s => o_add4_0& o_add4_1& o_add4_2& o_add4_3& o_add4_4& o_add4_5& o_add4_6& o_add4_7& o_add4_8& o_add4_9& o_add4_10& o_add4_11& o_add4_12& o_add4_13& o_add4_14& o_add4_15,
    clr => reset,
    en => en(6),
    b => o_mul4_0& o_mul4_1& o_mul4_2& o_mul4_3& o_mul4_4& o_mul4_5& o_mul4_6& o_mul4_7& o_mul4_8& o_mul4_9& o_mul4_10& o_mul4_11& o_mul4_12& o_mul4_13& o_mul4_14& o_mul4_15,
    a => o_mul3_0& o_mul3_1& o_mul3_2& o_mul3_3& o_mul3_4& o_mul3_5& o_mul3_6& o_mul3_7& o_mul3_8& o_mul3_9& o_mul3_10& o_mul3_11& o_mul3_12& o_mul3_13& o_mul3_14& o_mul3_15);
  xr3 : s16xor_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    q => y1(0)& y1(1)& y1(2)& y1(3)& y1(4)& y1(5)& y1(6)& y1(7)& y1(8)& y1(9)& y1(10)& y1(11)& y1(12)& y1(13)& y1(14)& y1(15),
    clr => reset,
    en => en(7),
    b => o_mul4_0& o_mul4_1& o_mul4_2& o_mul4_3& o_mul4_4& o_mul4_5& o_mul4_6& o_mul4_7& o_mul4_8& o_mul4_9& o_mul4_10& o_mul4_11& o_mul4_12& o_mul4_13& o_mul4_14& o_mul4_15,
    a => o_mul1_0& o_mul1_1& o_mul1_2& o_mul1_3& o_mul1_4& o_mul1_5& o_mul1_6& o_mul1_7& o_mul1_8& o_mul1_9& o_mul1_10& o_mul1_11& o_mul1_12& o_mul1_13& o_mul1_14& o_mul1_15);
  xr4 : s16xor_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    q => y2(0)& y2(1)& y2(2)& y2(3)& y2(4)& y2(5)& y2(6)& y2(7)& y2(8)& y2(9)& y2(10)& y2(11)& y2(12)& y2(13)& y2(14)& y2(15),
    clr => reset,
    en => en(7),
    b => o_mul4_0& o_mul4_1& o_mul4_2& o_mul4_3& o_mul4_4& o_mul4_5& o_mul4_6& o_mul4_7& o_mul4_8& o_mul4_9& o_mul4_10& o_mul4_11& o_mul4_12& o_mul4_13& o_mul4_14& o_mul4_15,
    a => o_add2_0& o_add2_1& o_add2_2& o_add2_3& o_add2_4& o_add2_5& o_add2_6& o_add2_7& o_add2_8& o_add2_9& o_add2_10& o_add2_11& o_add2_12& o_add2_13& o_add2_14& o_add2_15);
  xr5 : s16xor_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    q => y3(0)& y3(1)& y3(2)& y3(3)& y3(4)& y3(5)& y3(6)& y3(7)& y3(8)& y3(9)& y3(10)& y3(11)& y3(12)& y3(13)& y3(14)& y3(15),
    clr => reset,
    en => en(7),
    b => o_add4_0& o_add4_1& o_add4_2& o_add4_3& o_add4_4& o_add4_5& o_add4_6& o_add4_7& o_add4_8& o_add4_9& o_add4_10& o_add4_11& o_add4_12& o_add4_13& o_add4_14& o_add4_15,
    a => o_add1_0& o_add1_1& o_add1_2& o_add1_3& o_add1_4& o_add1_5& o_add1_6& o_add1_7& o_add1_8& o_add1_9& o_add1_10& o_add1_11& o_add1_12& o_add1_13& o_add1_14& o_add1_15);
  xr6 : s16xor_glopf
    PORT MAP (
    vss => vss,
    vdd => vdd,
    q => y4(0)& y4(1)& y4(2)& y4(3)& y4(4)& y4(5)& y4(6)& y4(7)& y4(8)& y4(9)& y4(10)& y4(11)& y4(12)& y4(13)& y4(14)& y4(15),
    clr => reset,
    en => en(7),
    b => o_add4_0& o_add4_1& o_add4_2& o_add4_3& o_add4_4& o_add4_5& o_add4_6& o_add4_7& o_add4_8& o_add4_9& o_add4_10& o_add4_11& o_add4_12& o_add4_13& o_add4_14& o_add4_15,
    a => o_mul2_0& o_mul2_1& o_mul2_2& o_mul2_3& o_mul2_4& o_mul2_5& o_mul2_6& o_mul2_7& o_mul2_8& o_mul2_9& o_mul2_10& o_mul2_11& o_mul2_12& o_mul2_13& o_mul2_14& o_mul2_15);

end VST;