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https://opencores.org/ocsvn/uart16750/uart16750/trunk
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[/] [uart16750/] [trunk/] [syn/] [Altera/] [CycloneII/] [UART16750.fit.rpt] - Rev 17
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Fitter report for UART16750Tue Feb 17 23:02:36 2009Quartus II Version 8.0 Build 215 05/29/2008 SJ Full Version---------------------; Table of Contents ;---------------------1. Legal Notice2. Fitter Summary3. Fitter Settings4. Fitter Partition Preservation Settings5. Fitter Netlist Optimizations6. Pin-Out File7. Fitter Resource Usage Summary8. Input Pins9. Output Pins10. I/O Bank Usage11. All Package Pins12. Output Pin Default Load For Reported TCO13. Fitter Resource Utilization by Entity14. Delay Chain Summary15. Pad To Core Delay Chain Fanout16. Control Signals17. Global & Other Fast Signals18. Non-Global High Fan-Out Signals19. Fitter RAM Summary20. Interconnect Usage Summary21. LAB Logic Elements22. LAB-wide Signals23. LAB Signals Sourced24. LAB Signals Sourced Out25. LAB Distinct Inputs26. Fitter Device Options27. Operating Settings and Conditions28. Fitter Messages29. Fitter Suppressed Messages----------------; Legal Notice ;----------------Copyright (C) 1991-2008 Altera CorporationYour use of Altera Corporation's design tools, logic functionsand other software and tools, and its AMPP partner logicfunctions, and any output files from any of the foregoing(including device programming or simulation files), and anyassociated documentation or information are expressly subjectto the terms and conditions of the Altera Program LicenseSubscription Agreement, Altera MegaCore Function LicenseAgreement, or other applicable license agreement, including,without limitation, that your use is for the sole purpose ofprogramming logic devices manufactured by Altera and sold byAltera or its authorized distributors. Please refer to theapplicable agreement for further details.+-------------------------------------------------------------------------------+; Fitter Summary ;+------------------------------------+------------------------------------------+; Fitter Status ; Successful - Tue Feb 17 23:02:36 2009 ;; Quartus II Version ; 8.0 Build 215 05/29/2008 SJ Full Version ;; Revision Name ; UART16750 ;; Top-level Entity Name ; UART16750 ;; Family ; Cyclone II ;; Device ; EP2C5F256C6 ;; Timing Models ; Final ;; Total logic elements ; 448 / 4,608 ( 10 % ) ;; Total combinational functions ; 418 / 4,608 ( 9 % ) ;; Dedicated logic registers ; 285 / 4,608 ( 6 % ) ;; Total registers ; 285 ;; Total pins ; 36 / 158 ( 23 % ) ;; Total virtual pins ; 0 ;; Total memory bits ; 1,216 / 119,808 ( 1 % ) ;; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % ) ;; Total PLLs ; 0 / 2 ( 0 % ) ;+------------------------------------+------------------------------------------++--------------------------------------------------------------------------------------------------------------------------------------+; Fitter Settings ;+--------------------------------------------------------------------+--------------------------------+--------------------------------+; Option ; Setting ; Default Value ;+--------------------------------------------------------------------+--------------------------------+--------------------------------+; Device ; EP2C5F256C6 ; ;; Fit Attempts to Skip ; 0 ; 0.0 ;; Device I/O Standard ; 3.3-V LVTTL ; ;; Use smart compilation ; Off ; Off ;; Maximum processors allowed for parallel compilation ; 1 ; 1 ;; Use TimeQuest Timing Analyzer ; Off ; Off ;; Router Timing Optimization Level ; Normal ; Normal ;; Placement Effort Multiplier ; 1.0 ; 1.0 ;; Router Effort Multiplier ; 1.0 ; 1.0 ;; Always Enable Input Buffers ; Off ; Off ;; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;; Optimize Fast-Corner Timing ; Off ; Off ;; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;; Optimize Timing ; Normal compilation ; Normal compilation ;; Optimize IOC Register Placement for Timing ; On ; On ;; Limit to One Fitting Attempt ; Off ; Off ;; Final Placement Optimizations ; Automatically ; Automatically ;; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;; Fitter Initial Placement Seed ; 1 ; 1 ;; PCI I/O ; Off ; Off ;; Weak Pull-Up Resistor ; Off ; Off ;; Enable Bus-Hold Circuitry ; Off ; Off ;; Auto Global Memory Control Signals ; Off ; Off ;; Auto Packed Registers ; Auto ; Auto ;; Auto Delay Chains ; On ; On ;; Auto Merge PLLs ; On ; On ;; Ignore PLL Mode When Merging PLLs ; Off ; Off ;; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;; Perform Register Duplication for Performance ; Off ; Off ;; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;; Perform Register Retiming for Performance ; Off ; Off ;; Perform Asynchronous Signal Pipelining ; Off ; Off ;; Fitter Effort ; Auto Fit ; Auto Fit ;; Physical Synthesis Effort Level ; Normal ; Normal ;; Auto Global Clock ; On ; On ;; Auto Global Register Control Signals ; On ; On ;; Stop After Congestion Map Generation ; Off ; Off ;; Save Intermediate Fitting Results ; Off ; Off ;; Maximum number of global clocks allowed ; -1 ; -1 ;+--------------------------------------------------------------------+--------------------------------+--------------------------------++--------------------------------------------------------------------------------------------------------+; Fitter Partition Preservation Settings ;+------+-------------------+---------+------------------------------+------------------------+-----------+; Name ; # Preserved Nodes ; # Nodes ; Preservation Level Requested ; Netlist Type Used ; Hierarchy ;+------+-------------------+---------+------------------------------+------------------------+-----------+; Top ; 0 ; 765 ; Placement and Routing ; Post-Synthesis Netlist ; ;+------+-------------------+---------+------------------------------+------------------------+-----------++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter Netlist Optimizations ;+-------------------------+-----------------+------------------+---------------------+-----------+----------------+--------------------------------------------------------------------------------------------------------------------------------------------+------------------+-----------------------+; Node ; Action ; Operation ; Reason ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ;+-------------------------+-----------------+------------------+---------------------+-----------+----------------+--------------------------------------------------------------------------------------------------------------------------------------------+------------------+-----------------------+; uart_16750:inst|iTSR[0] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|q_b[0] ; PORTBDATAOUT ; ;; uart_16750:inst|iTSR[1] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|q_b[1] ; PORTBDATAOUT ; ;; uart_16750:inst|iTSR[2] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|q_b[2] ; PORTBDATAOUT ; ;; uart_16750:inst|iTSR[3] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|q_b[3] ; PORTBDATAOUT ; ;; uart_16750:inst|iTSR[4] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|q_b[4] ; PORTBDATAOUT ; ;; uart_16750:inst|iTSR[5] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|q_b[5] ; PORTBDATAOUT ; ;; uart_16750:inst|iTSR[6] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|q_b[6] ; PORTBDATAOUT ; ;; uart_16750:inst|iTSR[7] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|q_b[7] ; PORTBDATAOUT ; ;+-------------------------+-----------------+------------------+---------------------+-----------+----------------+--------------------------------------------------------------------------------------------------------------------------------------------+------------------+-----------------------++--------------+; Pin-Out File ;+--------------+The pin-out file can be found in R:/uart16750/syn/Altera/CycloneII/UART16750.pin.+----------------------------------------------------------------------------+; Fitter Resource Usage Summary ;+---------------------------------------------+------------------------------+; Resource ; Usage ;+---------------------------------------------+------------------------------+; Total logic elements ; 448 / 4,608 ( 10 % ) ;; -- Combinational with no register ; 163 ;; -- Register only ; 30 ;; -- Combinational with a register ; 255 ;; ; ;; Logic element usage by number of LUT inputs ; ;; -- 4 input functions ; 223 ;; -- 3 input functions ; 72 ;; -- <=2 input functions ; 123 ;; -- Register only ; 30 ;; ; ;; Logic elements by mode ; ;; -- normal mode ; 349 ;; -- arithmetic mode ; 69 ;; ; ;; Total registers* ; 285 / 5,058 ( 6 % ) ;; -- Dedicated logic registers ; 285 / 4,608 ( 6 % ) ;; -- I/O registers ; 0 / 450 ( 0 % ) ;; ; ;; Total LABs: partially or completely used ; 40 / 288 ( 14 % ) ;; User inserted logic elements ; 0 ;; Virtual pins ; 0 ;; I/O pins ; 36 / 158 ( 23 % ) ;; -- Clock pins ; 1 / 4 ( 25 % ) ;; Global signals ; 2 ;; M4Ks ; 2 / 26 ( 8 % ) ;; Total memory bits ; 1,216 / 119,808 ( 1 % ) ;; Total RAM block bits ; 9,216 / 119,808 ( 8 % ) ;; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % ) ;; PLLs ; 0 / 2 ( 0 % ) ;; Global clocks ; 2 / 8 ( 25 % ) ;; JTAGs ; 0 / 1 ( 0 % ) ;; Average interconnect usage (total/H/V) ; 2% / 2% / 2% ;; Peak interconnect usage (total/H/V) ; 4% / 3% / 4% ;; Maximum fan-out node ; CLK~clkctrl ;; Maximum fan-out ; 287 ;; Highest non-global fan-out signal ; uart_16750:inst|iRXFIFOClear ;; Highest non-global fan-out ; 41 ;; Total fan-out ; 2428 ;; Average fan-out ; 3.17 ;+---------------------------------------------+------------------------------+* Register count does not include registers inside RAM blocks or DSP blocks.+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Input Pins ;+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+; A[0] ; G13 ; 3 ; 28 ; 11 ; 3 ; 15 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; A[1] ; F16 ; 3 ; 28 ; 10 ; 3 ; 15 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; A[2] ; F15 ; 3 ; 28 ; 9 ; 0 ; 10 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; CLK ; H15 ; 3 ; 28 ; 7 ; 1 ; 1 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; CS ; G12 ; 3 ; 28 ; 10 ; 0 ; 5 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; CTSN ; M15 ; 3 ; 28 ; 4 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DCDN ; M16 ; 3 ; 28 ; 4 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DIN[0] ; B11 ; 2 ; 24 ; 14 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DIN[1] ; B12 ; 2 ; 21 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DIN[2] ; B13 ; 2 ; 24 ; 14 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DIN[3] ; B14 ; 2 ; 26 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DIN[4] ; A11 ; 2 ; 21 ; 14 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DIN[5] ; A12 ; 2 ; 21 ; 14 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DIN[6] ; A13 ; 2 ; 24 ; 14 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DIN[7] ; A14 ; 2 ; 26 ; 14 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; DSRN ; L14 ; 3 ; 28 ; 5 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; RD ; D15 ; 3 ; 28 ; 11 ; 1 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; RIN ; L16 ; 3 ; 28 ; 5 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; RSTN ; G16 ; 3 ; 28 ; 9 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SIN ; G15 ; 3 ; 28 ; 9 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; WR ; E14 ; 3 ; 28 ; 12 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Output Pins ;+---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;+---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+; DDIS ; E16 ; 3 ; 28 ; 12 ; 4 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DOUT[0] ; T14 ; 4 ; 26 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DOUT[1] ; T13 ; 4 ; 24 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DOUT[2] ; T12 ; 4 ; 21 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DOUT[3] ; T11 ; 4 ; 14 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DOUT[4] ; R14 ; 4 ; 26 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DOUT[5] ; R13 ; 4 ; 24 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DOUT[6] ; R12 ; 4 ; 21 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DOUT[7] ; R11 ; 4 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; DTRN ; L15 ; 3 ; 28 ; 5 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; INT ; D16 ; 3 ; 28 ; 11 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; OUT1N ; N16 ; 3 ; 28 ; 4 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; OUT2N ; N15 ; 3 ; 28 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; RTSN ; K15 ; 3 ; 28 ; 6 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;; SOUT ; K16 ; 3 ; 28 ; 6 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;+---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------++------------------------------------------------------------+; I/O Bank Usage ;+----------+------------------+---------------+--------------+; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;+----------+------------------+---------------+--------------+; 1 ; 2 / 35 ( 6 % ) ; 3.3V ; -- ;; 2 ; 8 / 43 ( 19 % ) ; 3.3V ; -- ;; 3 ; 21 / 39 ( 54 % ) ; 3.3V ; -- ;; 4 ; 8 / 41 ( 20 % ) ; 3.3V ; -- ;+----------+------------------+---------------+--------------++------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; All Package Pins ;+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+; A1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; A2 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; A3 ; 166 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; A4 ; 165 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; A5 ; 163 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; A6 ; 155 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; A7 ; 149 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; A8 ; 148 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; A9 ; 146 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; A10 ; 141 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; A11 ; 136 ; 2 ; DIN[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A12 ; 135 ; 2 ; DIN[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A13 ; 132 ; 2 ; DIN[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A14 ; 128 ; 2 ; DIN[7] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A15 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; A16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; B1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; B3 ; 167 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; B4 ; 164 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; B5 ; 162 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; B6 ; 154 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; B7 ; 150 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; B8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; B9 ; 147 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; B10 ; 140 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; B11 ; 133 ; 2 ; DIN[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B12 ; 134 ; 2 ; DIN[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B13 ; 131 ; 2 ; DIN[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B14 ; 127 ; 2 ; DIN[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; B16 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; C1 ; 2 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; C2 ; 3 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; C3 ; 0 ; 1 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;; C4 ; 161 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; C5 ; 160 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; C6 ; 159 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; C7 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; C8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; C9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; C10 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; C11 ; 137 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; C12 ; 130 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; C13 ; 129 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; C14 ; 123 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; C15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; C16 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; D1 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; D2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; D3 ; 8 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; D4 ; 9 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; D5 ; 4 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; D6 ; 158 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; D7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; D8 ; 153 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; D9 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; D10 ; 145 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; D11 ; 144 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; D12 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;; D13 ; 124 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; D14 ; 126 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; D15 ; 120 ; 3 ; RD ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; D16 ; 121 ; 3 ; INT ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E1 ; 11 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; E2 ; 12 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; E3 ; 6 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; E4 ; 7 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; E5 ; 5 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; E6 ; 168 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; E7 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; E8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; E9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; E10 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; E11 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;; E12 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; E13 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; E14 ; 125 ; 3 ; WR ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; E16 ; 122 ; 3 ; DDIS ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F1 ; 17 ; 1 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;; F2 ; 15 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;; F3 ; 10 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; F4 ; 1 ; 1 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;; F5 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; F6 ; 169 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; F7 ; 151 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; F8 ; 152 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; F9 ; 143 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; F10 ; 142 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; F11 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; F12 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;; F13 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; F14 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; F15 ; 113 ; 3 ; A[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F16 ; 114 ; 3 ; A[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G1 ; 14 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;; G2 ; 13 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;; G3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; G4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; G5 ; 19 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;; G6 ; 156 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; G7 ; 157 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; G8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; G9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; G10 ; 138 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; G11 ; 139 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; G12 ; 117 ; 3 ; CS ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G13 ; 118 ; 3 ; A[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G14 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; G15 ; 112 ; 3 ; SIN ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G16 ; 111 ; 3 ; RSTN ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H1 ; 21 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; H2 ; 20 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; H3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; H4 ; 18 ; 1 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ;; H5 ; 16 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;; H6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; H7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; H8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; H9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; H10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; H11 ; 116 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; H12 ; 109 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; H13 ; 119 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; H14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; H15 ; 107 ; 3 ; CLK ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H16 ; 108 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; J1 ; 24 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; J2 ; 23 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; J3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; J4 ; 32 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; J5 ; 22 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;; J6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; J7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; J8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; J9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; J10 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; J11 ; 115 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; J12 ; 110 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; J13 ; 102 ; 3 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;; J14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; J15 ; 106 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; J16 ; 105 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; K1 ; 26 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; K2 ; 25 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; K3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; K4 ; 27 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; K5 ; 28 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; K6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; K7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; K8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; K9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K10 ; 71 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; K11 ; 70 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; K12 ; 101 ; 3 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;; K13 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; K14 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; K15 ; 104 ; 3 ; RTSN ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; K16 ; 103 ; 3 ; SOUT ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L1 ; 30 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; L2 ; 31 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; L3 ; 37 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; L4 ; 41 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; L5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;; L6 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; L7 ; 55 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; L8 ; 56 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; L9 ; 66 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; L10 ; 67 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; L11 ; 83 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; L12 ; 77 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; L13 ; 100 ; 3 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;; L14 ; 96 ; 3 ; DSRN ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L15 ; 97 ; 3 ; DTRN ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L16 ; 98 ; 3 ; RIN ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; M1 ; 29 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; M2 ; 33 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; M3 ; 34 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; M4 ; 42 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; M5 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; M6 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;; M7 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; M8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; M9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; M10 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; M11 ; 82 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; M12 ; 85 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; M13 ; 99 ; 3 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;; M14 ; 95 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; M15 ; 93 ; 3 ; CTSN ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; M16 ; 94 ; 3 ; DCDN ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; N1 ; 35 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; N2 ; 36 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; N3 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; N4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; N5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;; N6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; N7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; N8 ; 52 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; N9 ; 61 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; N10 ; 62 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; N11 ; 72 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; N12 ; 84 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; N13 ; 86 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; N14 ; 87 ; 3 ; ~LVDS41p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;; N15 ; 91 ; 3 ; OUT2N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; N16 ; 92 ; 3 ; OUT1N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; P1 ; 38 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; P2 ; 39 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; P3 ; 40 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; P4 ; 46 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; P5 ; 45 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; P6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; P7 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; P8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; P9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; P10 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; P11 ; 65 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; P12 ; 73 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; P13 ; 74 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; P14 ; 88 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; P15 ; 89 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; P16 ; 90 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; R1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; R2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; R3 ; 43 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; R4 ; 48 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; R5 ; 50 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; R6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; R7 ; 54 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; R8 ; 58 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; R9 ; 60 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; R10 ; 68 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; R11 ; 64 ; 4 ; DOUT[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R12 ; 76 ; 4 ; DOUT[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R13 ; 79 ; 4 ; DOUT[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R14 ; 81 ; 4 ; DOUT[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; R16 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; T1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; T2 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; T3 ; 44 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; T4 ; 47 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; T5 ; 49 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; T6 ; 51 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; T7 ; 53 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; T8 ; 57 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; T9 ; 59 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; T10 ; 69 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; T11 ; 63 ; 4 ; DOUT[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T12 ; 75 ; 4 ; DOUT[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T13 ; 78 ; 4 ; DOUT[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T14 ; 80 ; 4 ; DOUT[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T15 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; T16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+Note: Pin directions (input, output or bidir) are based on device operating in user mode.+-------------------------------------------------------------------------------+; Output Pin Default Load For Reported TCO ;+----------------------------------+-------+------------------------------------+; I/O Standard ; Load ; Termination Resistance ;+----------------------------------+-------+------------------------------------+; 3.3-V LVTTL ; 0 pF ; Not Available ;; 3.3-V LVCMOS ; 0 pF ; Not Available ;; 2.5 V ; 0 pF ; Not Available ;; 1.8 V ; 0 pF ; Not Available ;; 1.5 V ; 0 pF ; Not Available ;; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;; LVDS ; 0 pF ; 100 Ohm (Differential) ;; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;; RSDS ; 0 pF ; 100 Ohm (Differential) ;; Simple RSDS ; 0 pF ; Not Available ;; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;+----------------------------------+-------+------------------------------------+Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter Resource Utilization by Entity ;+---------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------+--------------+; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;+---------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------+--------------+; |UART16750 ; 448 (4) ; 285 (3) ; 0 (0) ; 1216 ; 2 ; 0 ; 0 ; 0 ; 36 ; 0 ; 163 (1) ; 30 (2) ; 255 (1) ; |UART16750 ; work ;; |slib_clock_div:inst2| ; 9 (9) ; 6 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 6 (6) ; |UART16750|slib_clock_div:inst2 ; work ;; |uart_16750:inst| ; 435 (172) ; 276 (112) ; 0 (0) ; 1216 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 159 (54) ; 28 (17) ; 248 (96) ; |UART16750|uart_16750:inst ; work ;; |slib_clock_div:UART_BG2| ; 4 (4) ; 4 (4) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; |UART16750|uart_16750:inst|slib_clock_div:UART_BG2 ; work ;; |slib_edge_detect:UART_BIDET| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_BIDET ; work ;; |slib_edge_detect:UART_ED_CTS| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_ED_CTS ; work ;; |slib_edge_detect:UART_ED_DCD| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_ED_DCD ; work ;; |slib_edge_detect:UART_ED_DSR| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_ED_DSR ; work ;; |slib_edge_detect:UART_ED_READ| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_ED_READ ; work ;; |slib_edge_detect:UART_ED_RI| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_ED_RI ; work ;; |slib_edge_detect:UART_ED_WRITE| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_ED_WRITE ; work ;; |slib_edge_detect:UART_FEDET| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_FEDET ; work ;; |slib_edge_detect:UART_IIC_THRE_ED| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_IIC_THRE_ED ; work ;; |slib_edge_detect:UART_PEDET| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_PEDET ; work ;; |slib_edge_detect:UART_RCLK| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |UART16750|uart_16750:inst|slib_edge_detect:UART_RCLK ; work ;; |slib_fifo:UART_RXFF| ; 49 (0) ; 29 (0) ; 0 (0) ; 704 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (0) ; 0 (0) ; 29 (0) ; |UART16750|uart_16750:inst|slib_fifo:UART_RXFF ; work ;; |scfifo:scfifo_component| ; 49 (0) ; 29 (0) ; 0 (0) ; 704 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (0) ; 0 (0) ; 29 (0) ; |UART16750|uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component ; work ;; |scfifo_ko31:auto_generated| ; 49 (0) ; 29 (0) ; 0 (0) ; 704 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (0) ; 0 (0) ; 29 (0) ; |UART16750|uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated ; work ;; |a_dpfifo_7g31:dpfifo| ; 49 (29) ; 29 (12) ; 0 (0) ; 704 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (17) ; 0 (0) ; 29 (12) ; |UART16750|uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo ; work ;; |altsyncram_h981:FIFOram| ; 0 (0) ; 0 (0) ; 0 (0) ; 704 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |UART16750|uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|altsyncram_h981:FIFOram ; work ;; |cntr_c5b:rd_ptr_msb| ; 6 (6) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 5 (5) ; |UART16750|uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|cntr_c5b:rd_ptr_msb ; work ;; |cntr_d5b:wr_ptr| ; 7 (7) ; 6 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 6 (6) ; |UART16750|uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|cntr_d5b:wr_ptr ; work ;; |cntr_p57:usedw_counter| ; 7 (7) ; 6 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 6 (6) ; |UART16750|uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|cntr_p57:usedw_counter ; work ;; |slib_fifo:UART_TXFF| ; 50 (0) ; 29 (0) ; 0 (0) ; 512 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (0) ; 0 (0) ; 30 (0) ; |UART16750|uart_16750:inst|slib_fifo:UART_TXFF ; work ;; |scfifo:scfifo_component| ; 50 (0) ; 29 (0) ; 0 (0) ; 512 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (0) ; 0 (0) ; 30 (0) ; |UART16750|uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component ; work ;; |scfifo_an31:auto_generated| ; 50 (0) ; 29 (0) ; 0 (0) ; 512 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (0) ; 0 (0) ; 30 (0) ; |UART16750|uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated ; work ;; |a_dpfifo_te31:dpfifo| ; 50 (30) ; 29 (12) ; 0 (0) ; 512 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (17) ; 0 (0) ; 30 (13) ; |UART16750|uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo ; work ;; |altsyncram_t681:FIFOram| ; 0 (0) ; 0 (0) ; 0 (0) ; 512 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |UART16750|uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram ; work ;; |cntr_c5b:rd_ptr_msb| ; 6 (6) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 5 (5) ; |UART16750|uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|cntr_c5b:rd_ptr_msb ; work ;; |cntr_d5b:wr_ptr| ; 7 (7) ; 6 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 6 (6) ; |UART16750|uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|cntr_d5b:wr_ptr ; work ;; |cntr_p57:usedw_counter| ; 7 (7) ; 6 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 6 (6) ; |UART16750|uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|cntr_p57:usedw_counter ; work ;; |slib_input_filter:UART_IF_CTS| ; 3 (3) ; 3 (3) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 3 (3) ; |UART16750|uart_16750:inst|slib_input_filter:UART_IF_CTS ; work ;; |slib_input_filter:UART_IF_DCD| ; 3 (3) ; 3 (3) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 3 (3) ; |UART16750|uart_16750:inst|slib_input_filter:UART_IF_DCD ; work ;; |slib_input_filter:UART_IF_DSR| ; 3 (3) ; 3 (3) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 3 (3) ; |UART16750|uart_16750:inst|slib_input_filter:UART_IF_DSR ; work ;; |slib_input_filter:UART_IF_RI| ; 3 (3) ; 3 (3) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 3 (3) ; |UART16750|uart_16750:inst|slib_input_filter:UART_IF_RI ; work ;; |slib_input_sync:UART_IS_CTS| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 0 (0) ; |UART16750|uart_16750:inst|slib_input_sync:UART_IS_CTS ; work ;; |slib_input_sync:UART_IS_DCD| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 0 (0) ; |UART16750|uart_16750:inst|slib_input_sync:UART_IS_DCD ; work ;; |slib_input_sync:UART_IS_DSR| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 0 (0) ; |UART16750|uart_16750:inst|slib_input_sync:UART_IS_DSR ; work ;; |slib_input_sync:UART_IS_RI| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 0 (0) ; |UART16750|uart_16750:inst|slib_input_sync:UART_IS_RI ; work ;; |slib_input_sync:UART_IS_SIN| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 1 (1) ; |UART16750|uart_16750:inst|slib_input_sync:UART_IS_SIN ; work ;; |uart_baudgen:UART_BG16| ; 27 (27) ; 17 (17) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 9 (9) ; 0 (0) ; 18 (18) ; |UART16750|uart_16750:inst|uart_baudgen:UART_BG16 ; work ;; |uart_interrupt:UART_IIC| ; 12 (12) ; 4 (4) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 4 (4) ; |UART16750|uart_16750:inst|uart_interrupt:UART_IIC ; work ;; |uart_receiver:UART_RX| ; 66 (48) ; 32 (21) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 31 (24) ; 0 (0) ; 35 (23) ; |UART16750|uart_16750:inst|uart_receiver:UART_RX ; work ;; |slib_counter:RX_BRC| ; 10 (10) ; 5 (5) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 5 (5) ; |UART16750|uart_16750:inst|uart_receiver:UART_RX|slib_counter:RX_BRC ; work ;; |slib_mv_filter:RX_MVF| ; 9 (9) ; 6 (6) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 7 (7) ; |UART16750|uart_16750:inst|uart_receiver:UART_RX|slib_mv_filter:RX_MVF ; work ;; |uart_transmitter:UART_TX| ; 35 (35) ; 16 (16) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 17 (17) ; 1 (1) ; 17 (17) ; |UART16750|uart_16750:inst|uart_transmitter:UART_TX ; work ;+---------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------+--------------+Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.+----------------------------------------------------------------------------------+; Delay Chain Summary ;+---------+----------+---------------+---------------+-----------------------+-----+; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;+---------+----------+---------------+---------------+-----------------------+-----+; DDIS ; Output ; -- ; -- ; -- ; -- ;; INT ; Output ; -- ; -- ; -- ; -- ;; OUT1N ; Output ; -- ; -- ; -- ; -- ;; OUT2N ; Output ; -- ; -- ; -- ; -- ;; RTSN ; Output ; -- ; -- ; -- ; -- ;; DTRN ; Output ; -- ; -- ; -- ; -- ;; SOUT ; Output ; -- ; -- ; -- ; -- ;; DOUT[7] ; Output ; -- ; -- ; -- ; -- ;; DOUT[6] ; Output ; -- ; -- ; -- ; -- ;; DOUT[5] ; Output ; -- ; -- ; -- ; -- ;; DOUT[4] ; Output ; -- ; -- ; -- ; -- ;; DOUT[3] ; Output ; -- ; -- ; -- ; -- ;; DOUT[2] ; Output ; -- ; -- ; -- ; -- ;; DOUT[1] ; Output ; -- ; -- ; -- ; -- ;; DOUT[0] ; Output ; -- ; -- ; -- ; -- ;; A[1] ; Input ; 6 ; 6 ; -- ; -- ;; A[2] ; Input ; 6 ; 6 ; -- ; -- ;; A[0] ; Input ; 6 ; 6 ; -- ; -- ;; CS ; Input ; 0 ; 4 ; -- ; -- ;; RD ; Input ; 6 ; 0 ; -- ; -- ;; CLK ; Input ; 0 ; 0 ; -- ; -- ;; WR ; Input ; 0 ; 4 ; -- ; -- ;; DIN[7] ; Input ; 6 ; 0 ; -- ; -- ;; DIN[0] ; Input ; 6 ; 0 ; -- ; -- ;; DIN[3] ; Input ; 6 ; 0 ; -- ; -- ;; DIN[4] ; Input ; 6 ; 0 ; -- ; -- ;; DIN[6] ; Input ; 6 ; 0 ; -- ; -- ;; DIN[2] ; Input ; 6 ; 0 ; -- ; -- ;; DIN[5] ; Input ; 6 ; 0 ; -- ; -- ;; DIN[1] ; Input ; 6 ; 0 ; -- ; -- ;; RSTN ; Input ; 6 ; 0 ; -- ; -- ;; DCDN ; Input ; 0 ; 6 ; -- ; -- ;; RIN ; Input ; 0 ; 6 ; -- ; -- ;; DSRN ; Input ; 0 ; 6 ; -- ; -- ;; CTSN ; Input ; 6 ; 0 ; -- ; -- ;; SIN ; Input ; 6 ; 0 ; -- ; -- ;+---------+----------+---------------+---------------+-----------------------+-----++-----------------------------------------------------------------------------------------------+; Pad To Core Delay Chain Fanout ;+-----------------------------------------------------------------+-------------------+---------+; Source Pin / Fanout ; Pad To Core Index ; Setting ;+-----------------------------------------------------------------+-------------------+---------+; A[1] ; ; ;; - uart_16750:inst|Mux0~160 ; 1 ; 6 ;; - uart_16750:inst|Mux0~162 ; 1 ; 6 ;; - uart_16750:inst|Mux0~163 ; 1 ; 6 ;; - uart_16750:inst|Mux0~164 ; 1 ; 6 ;; - uart_16750:inst|Mux0~166 ; 1 ; 6 ;; - uart_16750:inst|Mux1~88 ; 1 ; 6 ;; - uart_16750:inst|Mux1~89 ; 1 ; 6 ;; - uart_16750:inst|Mux2~106 ; 1 ; 6 ;; - uart_16750:inst|Mux2~108 ; 1 ; 6 ;; - uart_16750:inst|Mux3~430 ; 1 ; 6 ;; - uart_16750:inst|Mux3~431 ; 1 ; 6 ;; - uart_16750:inst|Mux3~434 ; 1 ; 6 ;; - uart_16750:inst|Mux5~104 ; 1 ; 6 ;; - uart_16750:inst|Mux5~105 ; 1 ; 6 ;; - uart_16750:inst|iA[1] ; 1 ; 6 ;; A[2] ; ; ;; - uart_16750:inst|Mux0~160 ; 0 ; 6 ;; - uart_16750:inst|Mux0~161 ; 0 ; 6 ;; - uart_16750:inst|Mux0~163 ; 0 ; 6 ;; - uart_16750:inst|Mux0~166 ; 0 ; 6 ;; - uart_16750:inst|Mux1~87 ; 0 ; 6 ;; - uart_16750:inst|Mux2~110 ; 0 ; 6 ;; - uart_16750:inst|Mux3~435 ; 0 ; 6 ;; - uart_16750:inst|Mux5~104 ; 0 ; 6 ;; - uart_16750:inst|Mux5~105 ; 0 ; 6 ;; - uart_16750:inst|iA[2] ; 0 ; 6 ;; A[0] ; ; ;; - uart_16750:inst|Mux0~167 ; 0 ; 6 ;; - uart_16750:inst|Mux1~91 ; 0 ; 6 ;; - uart_16750:inst|Mux2~106 ; 0 ; 6 ;; - uart_16750:inst|Mux2~107 ; 0 ; 6 ;; - uart_16750:inst|Mux2~108 ; 0 ; 6 ;; - uart_16750:inst|Mux2~109 ; 0 ; 6 ;; - uart_16750:inst|Mux3~430 ; 0 ; 6 ;; - uart_16750:inst|Mux3~432 ; 0 ; 6 ;; - uart_16750:inst|Mux3~433 ; 0 ; 6 ;; - uart_16750:inst|Mux3~434 ; 0 ; 6 ;; - uart_16750:inst|Mux4~37 ; 0 ; 6 ;; - uart_16750:inst|Mux5~110 ; 0 ; 6 ;; - uart_16750:inst|Mux6~37 ; 0 ; 6 ;; - uart_16750:inst|Mux7~37 ; 0 ; 6 ;; - uart_16750:inst|iA[0] ; 0 ; 6 ;; CS ; ; ;; - uart_16750:inst|UART_OUTREGS~0 ; 1 ; 4 ;; - uart_16750:inst|iLCRWrite~27 ; 1 ; 4 ;; - uart_16750:inst|iLCRWrite~29 ; 1 ; 4 ;; - uart_16750:inst|iMSRRead~26 ; 1 ; 4 ;; - uart_16750:inst|iCSWR ; 1 ; 4 ;; RD ; ; ;; - uart_16750:inst|UART_OUTREGS~0 ; 0 ; 6 ;; - uart_16750:inst|iMSRRead~26 ; 0 ; 6 ;; CLK ; ; ;; WR ; ; ;; - uart_16750:inst|iLCRWrite~27 ; 1 ; 4 ;; - uart_16750:inst|iLCRWrite~29 ; 1 ; 4 ;; - uart_16750:inst|iCSWR ; 1 ; 4 ;; DIN[7] ; ; ;; - uart_16750:inst|iDIN[7]~feeder ; 0 ; 6 ;; DIN[0] ; ; ;; - uart_16750:inst|iDIN[0]~feeder ; 0 ; 6 ;; DIN[3] ; ; ;; - uart_16750:inst|iDIN[3]~feeder ; 0 ; 6 ;; DIN[4] ; ; ;; - uart_16750:inst|iDIN[4] ; 0 ; 6 ;; DIN[6] ; ; ;; - uart_16750:inst|iDIN[6] ; 0 ; 6 ;; DIN[2] ; ; ;; - uart_16750:inst|iDIN[2]~feeder ; 0 ; 6 ;; DIN[5] ; ; ;; - uart_16750:inst|iDIN[5]~feeder ; 0 ; 6 ;; DIN[1] ; ; ;; - uart_16750:inst|iDIN[1] ; 0 ; 6 ;; RSTN ; ; ;; - inst4~feeder ; 0 ; 6 ;; DCDN ; ; ;; - uart_16750:inst|slib_input_sync:UART_IS_DCD|iD[0]~feeder ; 1 ; 6 ;; RIN ; ; ;; - uart_16750:inst|slib_input_sync:UART_IS_RI|iD[0] ; 1 ; 6 ;; DSRN ; ; ;; - uart_16750:inst|slib_input_sync:UART_IS_DSR|iD[0] ; 1 ; 6 ;; CTSN ; ; ;; - uart_16750:inst|slib_input_sync:UART_IS_CTS|iD[0]~feeder ; 0 ; 6 ;; SIN ; ; ;; - uart_16750:inst|slib_input_sync:UART_IS_SIN|iD[0] ; 0 ; 6 ;+-----------------------------------------------------------------+-------------------+---------++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Control Signals ;+----------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+-------------------------+--------+----------------------+------------------+---------------------------+; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;+----------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+-------------------------+--------+----------------------+------------------+---------------------------+; CLK ; PIN_H15 ; 287 ; Clock ; yes ; Global Clock ; GCLK6 ; -- ;; inst1 ; LCFF_X27_Y9_N17 ; 224 ; Async. clear ; yes ; Global Clock ; GCLK7 ; -- ;; inst1 ; LCFF_X27_Y9_N17 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;; inst5 ; LCFF_X27_Y9_N3 ; 1 ; Async. clear ; no ; -- ; -- ; -- ;; uart_16750:inst|State~57 ; LCCOMB_X18_Y3_N4 ; 12 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|UART_CTI~1 ; LCCOMB_X26_Y3_N4 ; 6 ; Sync. clear ; no ; -- ; -- ; -- ;; uart_16750:inst|\UART_TXPROC:State.txstart ; LCFF_X21_Y6_N15 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|iDLLWrite~31 ; LCCOMB_X25_Y5_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|iDLMWrite~32 ; LCCOMB_X24_Y5_N4 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|iFCRWrite~27 ; LCCOMB_X24_Y5_N12 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|iFCR_TXFIFOReset ; LCFF_X21_Y5_N13 ; 33 ; Sync. clear, Sync. load ; no ; -- ; -- ; -- ;; uart_16750:inst|iFECounter[5]~214 ; LCCOMB_X22_Y3_N20 ; 7 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|iIERWrite~26 ; LCCOMB_X24_Y5_N2 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|iLCRWrite~28 ; LCCOMB_X24_Y5_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|iMCRWrite~23 ; LCCOMB_X24_Y5_N22 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|iRXFIFOClear ; LCFF_X21_Y4_N5 ; 41 ; Sync. clear, Sync. load ; no ; -- ; -- ; -- ;; uart_16750:inst|iSCRWrite~35 ; LCCOMB_X24_Y5_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_clock_div:UART_BG2|iQ ; LCFF_X20_Y4_N27 ; 14 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|cntr_c5b:rd_ptr_msb|_~2 ; LCCOMB_X26_Y7_N14 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|cntr_d5b:wr_ptr|_~2 ; LCCOMB_X27_Y6_N2 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|cntr_p57:usedw_counter|_~2 ; LCCOMB_X26_Y7_N20 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|rd_ptr_lsb~2 ; LCCOMB_X26_Y6_N30 ; 1 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|valid_wreq ; LCCOMB_X26_Y6_N6 ; 12 ; Write enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|cntr_c5b:rd_ptr_msb|_~2 ; LCCOMB_X21_Y6_N18 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|cntr_d5b:wr_ptr|_~2 ; LCCOMB_X25_Y5_N20 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|cntr_p57:usedw_counter|_~2 ; LCCOMB_X25_Y5_N10 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|rd_ptr_lsb~2 ; LCCOMB_X21_Y6_N0 ; 1 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|valid_wreq~186 ; LCCOMB_X25_Y5_N18 ; 11 ; Write enable ; no ; -- ; -- ; -- ;; uart_16750:inst|uart_baudgen:UART_BG16|Equal0~179 ; LCCOMB_X20_Y4_N30 ; 17 ; Sync. clear ; no ; -- ; -- ; -- ;; uart_16750:inst|uart_receiver:UART_RX|iDataCountInit ; LCCOMB_X20_Y3_N10 ; 12 ; Sync. clear ; no ; -- ; -- ; -- ;; uart_16750:inst|uart_receiver:UART_RX|iFilterClear ; LCCOMB_X19_Y4_N14 ; 5 ; Sync. clear ; no ; -- ; -- ; -- ;; uart_16750:inst|uart_receiver:UART_RX|slib_mv_filter:RX_MVF|iCounter[3]~214 ; LCCOMB_X19_Y4_N12 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;; uart_16750:inst|uart_transmitter:UART_TX|CState~1612 ; LCCOMB_X20_Y4_N22 ; 9 ; Clock enable ; no ; -- ; -- ; -- ;+----------------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+-------------------------+--------+----------------------+------------------+---------------------------++---------------------------------------------------------------------------------------------------------+; Global & Other Fast Signals ;+-------+-----------------+---------+----------------------+------------------+---------------------------+; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;+-------+-----------------+---------+----------------------+------------------+---------------------------+; CLK ; PIN_H15 ; 287 ; Global Clock ; GCLK6 ; -- ;; inst1 ; LCFF_X27_Y9_N17 ; 224 ; Global Clock ; GCLK7 ; -- ;+-------+-----------------+---------+----------------------+------------------+---------------------------++--------------------------------------------------------------------------------------------------------------------------------------+; Non-Global High Fan-Out Signals ;+----------------------------------------------------------------------------------------------------------------------------+---------+; Name ; Fan-Out ;+----------------------------------------------------------------------------------------------------------------------------+---------+; uart_16750:inst|iRXFIFOClear ; 41 ;; ~GND ; 34 ;; uart_16750:inst|iFCR_TXFIFOReset ; 33 ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|empty_dff ; 22 ;; uart_16750:inst|uart_baudgen:UART_BG16|Equal0~179 ; 17 ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|empty_dff ; 17 ;; A[0] ; 15 ;; A[1] ; 15 ;; uart_16750:inst|uart_receiver:UART_RX|slib_mv_filter:RX_MVF|iQ ; 14 ;; uart_16750:inst|slib_clock_div:UART_BG2|iQ ; 14 ;; uart_16750:inst|Mux0~160 ; 14 ;; uart_16750:inst|iRXFIFORead~50 ; 13 ;; uart_16750:inst|iFCR_FIFOEnable ; 13 ;; uart_16750:inst|uart_receiver:UART_RX|iDataCountInit ; 12 ;; uart_16750:inst|State~57 ; 12 ;; uart_16750:inst|uart_receiver:UART_RX|slib_counter:RX_BRC|iCounter[4] ; 12 ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|valid_wreq ; 12 ;; uart_16750:inst|iA[1] ; 12 ;; uart_16750:inst|Mux5~105 ; 12 ;; uart_16750:inst|iLCR[7] ; 12 ;; uart_16750:inst|uart_receiver:UART_RX|CState.idle ; 11 ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|valid_rreq ; 11 ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|valid_wreq~186 ; 11 ;; uart_16750:inst|iMCR[4] ; 11 ;; uart_16750:inst|uart_receiver:UART_RX|iDataCount[1] ; 11 ;; uart_16750:inst|uart_receiver:UART_RX|iDataCount[0] ; 11 ;; A[2] ; 10 ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|valid_rreq ; 10 ;; uart_16750:inst|iTXFIFORead ; 10 ;; uart_16750:inst|iDIN[0] ; 10 ;; uart_16750:inst|iA[0] ; 10 ;; uart_16750:inst|iLCR[1] ; 10 ;; uart_16750:inst|uart_receiver:UART_RX|iDataCount[2] ; 10 ;; uart_16750:inst|uart_receiver:UART_RX|RX_DATACOUNT~0 ; 9 ;; uart_16750:inst|uart_transmitter:UART_TX|CState~1612 ; 9 ;; uart_16750:inst|iDIN[1] ; 9 ;; uart_16750:inst|iLCR[0] ; 9 ;; uart_16750:inst|iDLMWrite~32 ; 8 ;; uart_16750:inst|iDIN[2] ; 8 ;; uart_16750:inst|iDLLWrite~31 ; 8 ;; uart_16750:inst|iSCRWrite~35 ; 8 ;; uart_16750:inst|iLCRWrite~28 ; 8 ;; uart_16750:inst|iRXFIFOWrite ; 8 ;; uart_16750:inst|Mux5~104 ; 8 ;; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|full_dff ; 8 ;; uart_16750:inst|iFECounter[5]~214 ; 7 ;; uart_16750:inst|iDIN[5] ; 7 ;; uart_16750:inst|iDIN[3] ; 7 ;; uart_16750:inst|iA[2] ; 7 ;; uart_16750:inst|uart_transmitter:UART_TX|CState.stop ; 7 ;+----------------------------------------------------------------------------------------------------------------------------+---------++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter RAM Summary ;+------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+------------+; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF ; Location ;+------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+------------+; uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|altsyncram_h981:FIFOram|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 64 ; 11 ; 64 ; 11 ; yes ; no ; yes ; no ; 704 ; 64 ; 11 ; 64 ; 11 ; 704 ; 1 ; None ; M4K_X23_Y3 ;; uart_16750:inst|slib_fifo:UART_TXFF|scfifo:scfifo_component|scfifo_an31:auto_generated|a_dpfifo_te31:dpfifo|altsyncram_t681:FIFOram|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 64 ; 8 ; 64 ; 8 ; yes ; no ; yes ; yes ; 512 ; 64 ; 8 ; 64 ; 8 ; 512 ; 1 ; None ; M4K_X23_Y5 ;+------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+------------+Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.+-----------------------------------------------------+; Interconnect Usage Summary ;+----------------------------+------------------------+; Interconnect Resource Type ; Usage ;+----------------------------+------------------------+; Block interconnects ; 556 / 15,666 ( 4 % ) ;; C16 interconnects ; 4 / 812 ( < 1 % ) ;; C4 interconnects ; 269 / 11,424 ( 2 % ) ;; Direct links ; 112 / 15,666 ( < 1 % ) ;; Global clocks ; 2 / 8 ( 25 % ) ;; Local interconnects ; 293 / 4,608 ( 6 % ) ;; R24 interconnects ; 3 / 652 ( < 1 % ) ;; R4 interconnects ; 304 / 13,328 ( 2 % ) ;+----------------------------+------------------------++----------------------------------------------------------------------------+; LAB Logic Elements ;+---------------------------------------------+------------------------------+; Number of Logic Elements (Average = 11.20) ; Number of LABs (Total = 40) ;+---------------------------------------------+------------------------------+; 1 ; 7 ;; 2 ; 0 ;; 3 ; 1 ;; 4 ; 0 ;; 5 ; 0 ;; 6 ; 1 ;; 7 ; 1 ;; 8 ; 1 ;; 9 ; 1 ;; 10 ; 1 ;; 11 ; 1 ;; 12 ; 2 ;; 13 ; 2 ;; 14 ; 2 ;; 15 ; 11 ;; 16 ; 9 ;+---------------------------------------------+------------------------------++-------------------------------------------------------------------+; LAB-wide Signals ;+------------------------------------+------------------------------+; LAB-wide Signals (Average = 2.40) ; Number of LABs (Total = 40) ;+------------------------------------+------------------------------+; 1 Async. clear ; 33 ;; 1 Clock ; 39 ;; 1 Clock enable ; 11 ;; 1 Sync. clear ; 2 ;; 1 Sync. load ; 3 ;; 2 Clock enables ; 8 ;+------------------------------------+------------------------------++-----------------------------------------------------------------------------+; LAB Signals Sourced ;+----------------------------------------------+------------------------------+; Number of Signals Sourced (Average = 18.07) ; Number of LABs (Total = 40) ;+----------------------------------------------+------------------------------+; 0 ; 0 ;; 1 ; 3 ;; 2 ; 4 ;; 3 ; 0 ;; 4 ; 0 ;; 5 ; 0 ;; 6 ; 1 ;; 7 ; 0 ;; 8 ; 0 ;; 9 ; 0 ;; 10 ; 0 ;; 11 ; 0 ;; 12 ; 2 ;; 13 ; 0 ;; 14 ; 1 ;; 15 ; 1 ;; 16 ; 0 ;; 17 ; 2 ;; 18 ; 3 ;; 19 ; 2 ;; 20 ; 2 ;; 21 ; 2 ;; 22 ; 0 ;; 23 ; 3 ;; 24 ; 1 ;; 25 ; 3 ;; 26 ; 3 ;; 27 ; 1 ;; 28 ; 5 ;; 29 ; 0 ;; 30 ; 0 ;; 31 ; 0 ;; 32 ; 1 ;+----------------------------------------------+------------------------------++--------------------------------------------------------------------------------+; LAB Signals Sourced Out ;+-------------------------------------------------+------------------------------+; Number of Signals Sourced Out (Average = 6.92) ; Number of LABs (Total = 40) ;+-------------------------------------------------+------------------------------+; 0 ; 0 ;; 1 ; 10 ;; 2 ; 1 ;; 3 ; 1 ;; 4 ; 3 ;; 5 ; 1 ;; 6 ; 2 ;; 7 ; 3 ;; 8 ; 3 ;; 9 ; 3 ;; 10 ; 2 ;; 11 ; 3 ;; 12 ; 1 ;; 13 ; 4 ;; 14 ; 2 ;; 15 ; 0 ;; 16 ; 1 ;+-------------------------------------------------+------------------------------++-----------------------------------------------------------------------------+; LAB Distinct Inputs ;+----------------------------------------------+------------------------------+; Number of Distinct Inputs (Average = 12.30) ; Number of LABs (Total = 40) ;+----------------------------------------------+------------------------------+; 0 ; 0 ;; 1 ; 0 ;; 2 ; 2 ;; 3 ; 6 ;; 4 ; 1 ;; 5 ; 1 ;; 6 ; 2 ;; 7 ; 5 ;; 8 ; 0 ;; 9 ; 1 ;; 10 ; 1 ;; 11 ; 3 ;; 12 ; 1 ;; 13 ; 2 ;; 14 ; 0 ;; 15 ; 0 ;; 16 ; 1 ;; 17 ; 1 ;; 18 ; 0 ;; 19 ; 3 ;; 20 ; 1 ;; 21 ; 2 ;; 22 ; 0 ;; 23 ; 0 ;; 24 ; 0 ;; 25 ; 0 ;; 26 ; 1 ;; 27 ; 1 ;; 28 ; 0 ;; 29 ; 2 ;; 30 ; 1 ;; 31 ; 1 ;+----------------------------------------------+------------------------------++--------------------------------------------------------------------------------------+; Fitter Device Options ;+----------------------------------------------+---------------------------------------+; Option ; Setting ;+----------------------------------------------+---------------------------------------+; Enable user-supplied start-up clock (CLKUSR) ; Off ;; Enable device-wide reset (DEV_CLRn) ; Off ;; Enable device-wide output enable (DEV_OE) ; Off ;; Enable INIT_DONE output ; Off ;; Configuration scheme ; Active Serial ;; Error detection CRC ; Off ;; nCEO ; As output driving ground ;; ASDO,nCSO ; As input tri-stated ;; Reserve all unused pins ; As input tri-stated with weak pull-up ;; Base pin-out file on sameframe device ; Off ;+----------------------------------------------+---------------------------------------++------------------------------------+; Operating Settings and Conditions ;+---------------------------+--------+; Setting ; Value ;+---------------------------+--------+; Nominal Core Voltage ; 1.20 V ;+---------------------------+--------++-----------------+; Fitter Messages ;+-----------------+Info: *******************************************************************Info: Running Quartus II FitterInfo: Version 8.0 Build 215 05/29/2008 SJ Full VersionInfo: Processing started: Tue Feb 17 23:02:32 2009Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off UART16750 -c UART16750Info: Selected device EP2C5F256C6 for design "UART16750"Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation timeInfo: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devicesInfo: Device EP2C8F256C6 is compatibleInfo: Fitter converted 3 user pins into dedicated programming pinsInfo: Pin ~ASDO~ is reserved at location C3Info: Pin ~nCSO~ is reserved at location F4Info: Pin ~LVDS41p/nCEO~ is reserved at location N14Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.Info: Fitter is using the Classic Timing AnalyzerInfo: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirementsInfo: Automatically promoted node CLK (placed in PIN H15 (CLK5, LVDSCLK2n, Input))Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G6Info: Automatically promoted node inst1Info: Automatically promoted destinations to use location or clock signal Global ClockInfo: Following destination nodes may be non-global or may not use global or regional clocksInfo: Destination node uart_16750:inst|iLSR_FIFOERRInfo: Starting register packingInfo: Finished register packingExtra Info: Packed 8 registers into blocks of type ECInfo: Fitter preparation operations ending: elapsed time is 00:00:00Info: Fitter placement preparation operations beginningInfo: Fitter placement preparation operations ending: elapsed time is 00:00:01Info: Fitter placement operations beginningInfo: Fitter placement was successfulInfo: Fitter placement operations ending: elapsed time is 00:00:00Info: Estimated most critical path is memory to pin delay of 10.082 nsInfo: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = M4K_X23_Y3; Fanout = 1; MEM Node = 'uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|altsyncram_h981:FIFOram|ram_block1a3~portb_address_reg5'Info: 2: + IC(0.000 ns) + CELL(2.991 ns) = 2.991 ns; Loc. = M4K_X23_Y3; Fanout = 1; MEM Node = 'uart_16750:inst|slib_fifo:UART_RXFF|scfifo:scfifo_component|scfifo_ko31:auto_generated|a_dpfifo_7g31:dpfifo|altsyncram_h981:FIFOram|q_b[3]'Info: 3: + IC(0.316 ns) + CELL(0.420 ns) = 3.727 ns; Loc. = LAB_X24_Y3; Fanout = 1; COMB Node = 'uart_16750:inst|Mux4~35'Info: 4: + IC(0.481 ns) + CELL(0.271 ns) = 4.479 ns; Loc. = LAB_X25_Y3; Fanout = 1; COMB Node = 'uart_16750:inst|Mux4~36'Info: 5: + IC(0.415 ns) + CELL(0.150 ns) = 5.044 ns; Loc. = LAB_X25_Y3; Fanout = 1; COMB Node = 'uart_16750:inst|Mux4~37'Info: 6: + IC(0.290 ns) + CELL(0.271 ns) = 5.605 ns; Loc. = LAB_X25_Y3; Fanout = 1; COMB Node = 'uart_16750:inst|Mux4~38'Info: 7: + IC(1.489 ns) + CELL(2.988 ns) = 10.082 ns; Loc. = PIN_T11; Fanout = 0; PIN Node = 'DOUT[3]'Info: Total cell delay = 7.091 ns ( 70.33 % )Info: Total interconnect delay = 2.991 ns ( 29.67 % )Info: Fitter routing operations beginningInfo: Average interconnect usage is 1% of the available device resourcesInfo: Peak interconnect usage is 3% of the available device resources in the region that extends from location X14_Y0 to location X28_Y14Info: Fitter routing operations ending: elapsed time is 00:00:00Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.Info: Optimizations that may affect the design's routability were skippedInfo: Optimizations that may affect the design's timing were skippedInfo: Started post-fitting delay annotationInfo: Delay annotation completed successfullyInfo: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.Info: Generated suppressed messages file R:/uart16750/syn/Altera/CycloneII/UART16750.fit.smsgInfo: Quartus II Fitter was successful. 0 errors, 0 warningsInfo: Peak virtual memory: 190 megabytesInfo: Processing ended: Tue Feb 17 23:02:36 2009Info: Elapsed time: 00:00:04Info: Total CPU time (on all processors): 00:00:04+----------------------------+; Fitter Suppressed Messages ;+----------------------------+The suppressed messages can be found in R:/uart16750/syn/Altera/CycloneII/UART16750.fit.smsg.