URL
https://opencores.org/ocsvn/usb_dongle_fpga/usb_dongle_fpga/trunk
Subversion Repositories usb_dongle_fpga
[/] [usb_dongle_fpga/] [tags/] [version_1_5/] [altera_quartus_proj/] [dongle_syn.pin] - Rev 53
Compare with Previous | Blame | View Log
-- Copyright (C) 1991-2006 Altera Corporation-- Your use of Altera Corporation's design tools, logic functions-- and other software and tools, and its AMPP partner logic-- functions, and any output files any of the foregoing-- (including device programming or simulation files), and any-- associated documentation or information are expressly subject-- to the terms and conditions of the Altera Program License-- Subscription Agreement, Altera MegaCore Function License-- Agreement, or other applicable license agreement, including,-- without limitation, that your use is for the sole purpose of-- programming logic devices manufactured by Altera and sold by-- Altera or its authorized distributors. Please refer to the-- applicable agreement for further details.---- This is a Quartus II output file. It is for reporting purposes only, and is-- not intended for use as a Quartus II input file. This file cannot be used-- to make Quartus II pin assignments - for instructions on how to make pin-- assignments, please see Quartus II help.-------------------------------------------------------------------------------------------------------------------------------------------------------------------- NC : No Connect. This pin has no internal connection to the device.-- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.5V).-- VCCIO : Dedicated power pin, which MUST be connected to VCC-- of its bank.-- Bank 1: 3.3V-- Bank 2: 3.3V-- Bank 3: 3.3V-- Bank 4: 3.3V-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.-- It can also be used to report unused dedicated pins. The connection-- on the board for unused dedicated pins depends on whether this will-- be used in a future design. One example is device migration. When-- using device migration, refer to the device pin-tables. If it is a-- GND pin in the pin table or if it will not be used in a future design-- for another purpose the it MUST be connected to GND. If it is an unused-- dedicated pin, then it can be connected to a valid signal on the board-- (low, high, or toggling) if that signal is required for a different-- revision of the design.-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.-- This pin should be connected to GND. It may also be connected to a-- valid signal on the board (low, high, or toggling) if that signal-- is required for a different revision of the design.-- GND* : Unused I/O pin. This pin can either be left unconnected or-- connected to GND. Connecting this pin to GND will improve the-- device's immunity to noise.-- RESERVED : Unused I/O pin, which MUST be left unconnected.-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.---------------------------------------------------------------------------------Quartus II Version 6.0 Build 202 06/20/2006 Service Pack 1 SJ Web EditionCHIP "dongle_syn" ASSIGNED TO AN: EP1C6T144C8Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment-------------------------------------------------------------------------------------------------------------seg_out[6] : 1 : output : LVCMOS : : 1 : Yseg_out[0] : 2 : output : LVCMOS : : 1 : Yseg_out[5] : 3 : output : LVCMOS : : 1 : Yusb_rxf_n : 4 : input : LVCMOS : : 1 : Yusb_txe_n : 5 : input : LVCMOS : : 1 : Yusb_wr : 6 : bidir : LVCMOS : : 1 : Yusb_rd_n : 7 : bidir : LVCMOS : : 1 : YVCCIO1 : 8 : power : : 3.3V : 1 :GND : 9 : gnd : : : :lclk : 10 : input : LVCMOS : : 1 : Ymode[0] : 11 : input : LVCMOS : : 1 : Y~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 12 : input : LVCMOS : : 1 : NDATA0 : 13 : input : : : 1 :nCONFIG : 14 : : : : 1 :VCCA_PLL1 : 15 : power : : 1.5V : :GND+ : 16 : : : : 1 :GND+ : 17 : : : : 1 :GNDA_PLL1 : 18 : gnd : : : :GNDG_PLL1 : 19 : gnd : : : :nCEO : 20 : : : : 1 :nCE : 21 : : : : 1 :MSEL0 : 22 : : : : 1 :MSEL1 : 23 : : : : 1 :DCLK : 24 : bidir : : : 1 :~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 25 : input : LVCMOS : : 1 : Nmode[1] : 26 : input : LVCMOS : : 1 : Yusb_bd[7] : 27 : bidir : LVCMOS : : 1 : Yusb_bd[6] : 28 : bidir : LVCMOS : : 1 : YVCCIO1 : 29 : power : : 3.3V : 1 :GND : 30 : gnd : : : :usb_bd[5] : 31 : bidir : LVCMOS : : 1 : Yusb_bd[4] : 32 : bidir : LVCMOS : : 1 : Yusb_bd[3] : 33 : bidir : LVCMOS : : 1 : Yusb_bd[2] : 34 : bidir : LVCMOS : : 1 : Yusb_bd[1] : 35 : bidir : LVCMOS : : 1 : Yusb_bd[0] : 36 : bidir : LVCMOS : : 1 : Yfl_addr[23] : 37 : output : LVCMOS : : 4 : Yfl_addr[1] : 38 : output : LVCMOS : : 4 : Yfl_addr[2] : 39 : output : LVCMOS : : 4 : Yfl_addr[3] : 40 : output : LVCMOS : : 4 : Yfl_addr[4] : 41 : output : LVCMOS : : 4 : Yfl_addr[5] : 42 : output : LVCMOS : : 4 : YGND : 43 : gnd : : : :VCCIO4 : 44 : power : : 3.3V : 4 :GND : 45 : gnd : : : :VCCINT : 46 : power : : 1.5V : :fl_addr[6] : 47 : output : LVCMOS : : 4 : Yfl_addr[7] : 48 : output : LVCMOS : : 4 : Yfl_addr[8] : 49 : output : LVCMOS : : 4 : Yfl_addr[9] : 50 : output : LVCMOS : : 4 : Yfl_ce_n : 51 : output : LVCMOS : : 4 : Yfl_addr[10] : 52 : output : LVCMOS : : 4 : Yfl_addr[11] : 53 : output : LVCMOS : : 4 : YGND : 54 : gnd : : : :VCCINT : 55 : power : : 1.5V : :fl_addr[12] : 56 : output : LVCMOS : : 4 : Yfl_addr[13] : 57 : output : LVCMOS : : 4 : Yfl_addr[14] : 58 : output : LVCMOS : : 4 : Yfl_addr[15] : 59 : output : LVCMOS : : 4 : Yfl_addr[16] : 60 : output : LVCMOS : : 4 : Yfl_addr[17] : 61 : output : LVCMOS : : 4 : Yfl_addr[18] : 62 : output : LVCMOS : : 4 : YGND : 63 : gnd : : : :VCCINT : 64 : power : : 1.5V : :GND : 65 : gnd : : : :VCCIO4 : 66 : power : : 3.3V : 4 :fl_addr[19] : 67 : output : LVCMOS : : 4 : Yfl_addr[20] : 68 : output : LVCMOS : : 4 : Yfl_addr[21] : 69 : output : LVCMOS : : 4 : Yfl_addr[22] : 70 : output : LVCMOS : : 4 : Yfl_addr[0] : 71 : output : LVCMOS : : 4 : Yseg_out[7] : 72 : output : LVCMOS : : 4 : Nfl_rp_n : 73 : output : LVCMOS : : 3 : Nhdr[9] : 74 : bidir : LVCMOS : : 3 : Yhdr[8] : 75 : bidir : LVCMOS : : 3 : Yhdr[7] : 76 : bidir : LVCMOS : : 3 : Yhdr[6] : 77 : bidir : LVCMOS : : 3 : Yhdr[5] : 78 : bidir : LVCMOS : : 3 : Yhdr[4] : 79 : bidir : LVCMOS : : 3 : YGND : 80 : gnd : : : :VCCIO3 : 81 : power : : 3.3V : 3 :hdr[3] : 82 : bidir : LVCMOS : : 3 : Yhdr[2] : 83 : bidir : LVCMOS : : 3 : Yhdr[1] : 84 : bidir : LVCMOS : : 3 : Yhdr[0] : 85 : bidir : LVCMOS : : 3 : YCONF_DONE : 86 : : : : 3 :nSTATUS : 87 : : : : 3 :TCK : 88 : input : : : 3 :TMS : 89 : input : : : 3 :TDO : 90 : output : : : 3 :GNDG_PLL2 : 91 : gnd : : : :GND+ : 92 : : : : 3 :sys_clk : 93 : input : LVCMOS : : 3 : YVCCA_PLL2 : 94 : power : : 1.5V : :TDI : 95 : input : : : 3 :lreset_n : 96 : input : LVCMOS : : 3 : Ylad[0] : 97 : bidir : LVCMOS : : 3 : Ylad[2] : 98 : bidir : LVCMOS : : 3 : Ylad[1] : 99 : bidir : LVCMOS : : 3 : Ylframe_n : 100 : input : LVCMOS : : 3 : YGND : 101 : gnd : : : :VCCIO3 : 102 : power : : 3.3V : 3 :lad[3] : 103 : bidir : LVCMOS : : 3 : Yled_red : 104 : output : LVCMOS : : 3 : Yled_green : 105 : output : LVCMOS : : 3 : Yscn_seg[2] : 106 : output : LVCMOS : : 3 : Yscn_seg[1] : 107 : output : LVCMOS : : 3 : Yscn_seg[3] : 108 : output : LVCMOS : : 3 : Yseg_out[1] : 109 : output : LVCMOS : : 2 : Yseg_out[2] : 110 : output : LVCMOS : : 2 : Yseg_out[4] : 111 : output : LVCMOS : : 2 : Yseg_out[3] : 112 : output : LVCMOS : : 2 : Yscn_seg[0] : 113 : output : LVCMOS : : 2 : Yfl_we_n : 114 : output : LVCMOS : : 2 : YVCCIO2 : 115 : power : : 3.3V : 2 :GND : 116 : gnd : : : :VCCINT : 117 : power : : 1.5V : :GND : 118 : gnd : : : :fl_oe_n : 119 : output : LVCMOS : : 2 : Yfl_sts : 120 : input : LVCMOS : : 2 : Yfl_data[15] : 121 : bidir : LVCMOS : : 2 : Yfl_data[7] : 122 : bidir : LVCMOS : : 2 : Yfl_data[14] : 123 : bidir : LVCMOS : : 2 : Yfl_data[6] : 124 : bidir : LVCMOS : : 2 : Yfl_data[5] : 125 : bidir : LVCMOS : : 2 : YVCCINT : 126 : power : : 1.5V : :GND : 127 : gnd : : : :fl_data[13] : 128 : bidir : LVCMOS : : 2 : Yfl_data[12] : 129 : bidir : LVCMOS : : 2 : Yfl_data[4] : 130 : bidir : LVCMOS : : 2 : Yfl_sts_en : 131 : output : LVCMOS : : 2 : Yfl_data[11] : 132 : bidir : LVCMOS : : 2 : Yfl_data[3] : 133 : bidir : LVCMOS : : 2 : Yfl_data[10] : 134 : bidir : LVCMOS : : 2 : YVCCINT : 135 : power : : 1.5V : :GND : 136 : gnd : : : :VCCIO2 : 137 : power : : 3.3V : 2 :GND : 138 : gnd : : : :fl_data[2] : 139 : bidir : LVCMOS : : 2 : Yfl_data[9] : 140 : bidir : LVCMOS : : 2 : Yfl_data[1] : 141 : bidir : LVCMOS : : 2 : Yfl_data[8] : 142 : bidir : LVCMOS : : 2 : Yfl_data[0] : 143 : bidir : LVCMOS : : 2 : Yresetn : 144 : input : LVCMOS : : 2 : Y