URL
https://opencores.org/ocsvn/usb_fpga_2_14/usb_fpga_2_14/trunk
Subversion Repositories usb_fpga_2_14
[/] [usb_fpga_2_14/] [trunk/] [examples/] [memfifo/] [fpga-2.13/] [memfifo.srcs/] [sources_1/] [ip/] [mig_7series_0/] [mig_7series_0/] [user_design/] [constraints/] [mig_7series_0_ooc.xdc] - Rev 2
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## This constraints file contains default clock frequencies to be used during creation of a
## Synthesis Design Checkpoint (DCP). For best results the frequencies should be modified
## to match the target frequencies.
## This constraints file is not used in top-down/global synthesis (not the default flow of Vivado).
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##
## Xilinx, Inc. 2010 www.xilinx.com
## Mi. Mrz 2 01:33:28 2016
## Generated by MIG Version 2.3
##
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## File name : mig_7series_0.xdc
## Details : Constraints file
## FPGA Family: ARTIX7
## FPGA Part: XC7A100T-CSG324
## Speedgrade: -2
## Design Entry: VERILOG
## Frequency: 0 MHz
## Time Period: 2500 ps
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## Controller 0
## Memory Device: DDR3_SDRAM->Components->MT41J128M16XX-125
## Data Width: 16
## Time Period: 2500
## Data Mask: 1
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create_clock -period 2.5 [get_ports sys_clk_i]
set_propagated_clock sys_clk_i
create_clock -period 5 [get_ports clk_ref_i]
set_propagated_clock clk_ref_i