Subversion Repositories cde

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<socgen:vendor>opencores.org</socgen:vendor>
<socgen:library>cde</socgen:library>
<socgen:component>sram</socgen:component>


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<socgen:ip_name_vendor_sep>_</socgen:ip_name_vendor_sep>
<socgen:ip_name_library_sep>_</socgen:ip_name_library_sep>
<socgen:ip_name_version_sep>_</socgen:ip_name_version_sep>
<socgen:ip_name_base_macro>VARIANT</socgen:ip_name_base_macro>



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<socgen:library_path>/ip/sram/doc</socgen:library_path>



<socgen:versions>

  <socgen:version>
   <socgen:name>def</socgen:name>
   <socgen:description>Synchronous one-port ram</socgen:description>
  </socgen:version>

  <socgen:version>
   <socgen:name>dp</socgen:name>
   <socgen:description>Synchronous two-port ram with seperate read/write ports</socgen:description>
  </socgen:version>

  <socgen:version>
   <socgen:name>be</socgen:name>
   <socgen:description>Synchronous one-port ram with byte enable</socgen:description>
  </socgen:version>



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  <socgen:parameter>
   <socgen:name>ADDR</socgen:name>
   <socgen:description>Number of address bits</socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>WIDTH</socgen:name>
   <socgen:description>Number of data bits</socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>WORDS</socgen:name>
   <socgen:description>Number of memory words. Must be fully addressable by ADDR address bits</socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>WRITETHRU</socgen:name>
   <socgen:description>If a read and write occur to the same address on the same cycle then 0 reads old data while 1 reads new</socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>DEFAULT</socgen:name>
   <socgen:description>Output read value if cs and rd are not both active </socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>INIT_FILE</socgen:name>
   <socgen:description>Filename of memory image loaded at startup</socgen:description>
  </socgen:parameter>

  <socgen:parameter>
   <socgen:name>INSTANCE_NAME</socgen:name>
   <socgen:description>Instance name of sram. Only needed for asic tool flows</socgen:description>
  </socgen:parameter>



</socgen:parameters>



<socgen:interfaces>

  <socgen:interface>
   <socgen:name>addr</socgen:name>
   <socgen:description>Memory address bits</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>raddr</socgen:name>
   <socgen:description>Memory read address bits</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>waddr</socgen:name>
   <socgen:description>Memory write address bits</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>clk</socgen:name>
   <socgen:description>Active high clock</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>cs</socgen:name>
   <socgen:description>Active high chip select</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>rd</socgen:name>
   <socgen:description>Active high read enable</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>wr</socgen:name>
   <socgen:description>Active high write enable</socgen:description>
  </socgen:interface>


  <socgen:interface>
   <socgen:name>be</socgen:name>
   <socgen:description>Active high byte enable</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>rdata</socgen:name>
   <socgen:description>read data out</socgen:description>
  </socgen:interface>

  <socgen:interface>
   <socgen:name>wdata</socgen:name>
   <socgen:description>write data in</socgen:description>
  </socgen:interface>


</socgen:interfaces>








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</socgen:componentConfiguration>