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<title>Synthesis&nbsp;Report</title><PRE><FONT&nbsp;FACE="Courier&nbsp;New",&nbsp;monotype><p&nbsp;align=left><b>Synthesis&nbsp;Report</b></p><b><center>Wed&nbsp;Jul&nbsp;3&nbsp;16:16:06&nbsp;2013</center></b><br><hr><br>Release&nbsp;14.4&nbsp;-&nbsp;xst&nbsp;P.49d&nbsp;(lin64)<br>Copyright&nbsp;(c)&nbsp;1995-2012&nbsp;Xilinx,&nbsp;Inc.&nbsp;&nbsp;All&nbsp;rights&nbsp;reserved.<br>-->&nbsp;<br>Parameter&nbsp;TMPDIR&nbsp;set&nbsp;to&nbsp;xst/projnav.tmp<br><br><br>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<br>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.05&nbsp;secs<br>&nbsp;<br>-->&nbsp;<br>Parameter&nbsp;xsthdpdir&nbsp;set&nbsp;to&nbsp;xst<br><br><br>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<br>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.05&nbsp;secs<br>&nbsp;<br>-->&nbsp;<br>Reading&nbsp;design:&nbsp;generic_fifo_dc.prj<br><br>TABLE&nbsp;OF&nbsp;CONTENTS<br>&nbsp;&nbsp;1)&nbsp;Synthesis&nbsp;Options&nbsp;Summary<br>&nbsp;&nbsp;2)&nbsp;HDL&nbsp;Parsing<br>&nbsp;&nbsp;3)&nbsp;HDL&nbsp;Elaboration<br>&nbsp;&nbsp;4)&nbsp;HDL&nbsp;Synthesis<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.1)&nbsp;HDL&nbsp;Synthesis&nbsp;Report<br>&nbsp;&nbsp;5)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.1)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<br>&nbsp;&nbsp;6)&nbsp;Low&nbsp;Level&nbsp;Synthesis<br>&nbsp;&nbsp;7)&nbsp;Partition&nbsp;Report<br>&nbsp;&nbsp;8)&nbsp;Design&nbsp;Summary<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.1)&nbsp;Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.2)&nbsp;Device&nbsp;utilization&nbsp;summary<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.3)&nbsp;Partition&nbsp;Resource&nbsp;Summary<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4)&nbsp;Timing&nbsp;Report<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.1)&nbsp;Clock&nbsp;Information<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.2)&nbsp;Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.3)&nbsp;Timing&nbsp;Summary<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.4)&nbsp;Timing&nbsp;Details<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.5)&nbsp;Cross&nbsp;Clock&nbsp;Domains&nbsp;Report<br><br><br>=========================================================================<br>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Synthesis&nbsp;Options&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<br>=========================================================================<br>----&nbsp;Source&nbsp;Parameters<br>Input&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"generic_fifo_dc.prj"<br>Ignore&nbsp;Synthesis&nbsp;Constraint&nbsp;File&nbsp;&nbsp;&nbsp;:&nbsp;NO<br><br>----&nbsp;Target&nbsp;Parameters<br>Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"generic_fifo_dc"<br>Output&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NGC<br>Target&nbsp;Device&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;xc6vlx240t-1-ff1156<br><br>----&nbsp;Source&nbsp;Options<br>Top&nbsp;Module&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;generic_fifo_dc<br>Automatic&nbsp;FSM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<br>FSM&nbsp;Encoding&nbsp;Algorithm&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<br>Safe&nbsp;Implementation&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<br>FSM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;LUT<br>RAM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<br>RAM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<br>ROM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbs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p;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<dout>.<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<diff>&nbsp;created&nbsp;at&nbsp;line&nbsp;254.<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<wp_pl1>&nbsp;created&nbsp;at&nbsp;line&nbsp;217.<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<rp_pl1>&nbsp;created&nbsp;at&nbsp;line&nbsp;224.<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<wp_s[5]_rp[5]_equal_19_o>&nbsp;created&nbsp;at&nbsp;line&nbsp;243<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<wp_s[5]_rp_pl1[5]_equal_20_o>&nbsp;created&nbsp;at&nbsp;line&nbsp;243<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;5-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<wp[4]_rp_s[4]_equal_22_o>&nbsp;created&nbsp;at&nbsp;line&nbsp;246<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;comparator&nbsp;not&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<n0022>&nbsp;created&nbsp;at&nbsp;line&nbsp;246<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;5-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<wp_pl1[4]_rp_s[4]_equal_24_o>&nbsp;created&nbsp;at&nbsp;line&nbsp;247<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;comparator&nbsp;not&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<n0027>&nbsp;created&nbsp;at&nbsp;line&nbsp;247<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;greater&nbsp;for&nbsp;signal&nbsp;<diff_r1[5]_PWR_1_o_LessThan_31_o>&nbsp;created&nbsp;at&nbsp;line&nbsp;263<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;greater&nbsp;for&nbsp;signal&nbsp;<GND_1_o_diff_r2[5]_LessThan_37_o>&nbsp;created&nbsp;at&nbsp;line&nbsp;272<br>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<br>	inferred&nbsp;&nbsp;&nbsp;3&nbsp;Adder/Subtractor(s).<br>	inferred&nbsp;&nbsp;78&nbsp;D-type&nbsp;flip-flop(s).<br>	inferred&nbsp;&nbsp;&nbsp;8&nbsp;Comparator(s).<br>Unit&nbsp;<generic_fifo_dc>&nbsp;synthesized.<br><br>Synthesizing&nbsp;Unit&nbsp;<dpram_generic>.<br>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/home/dinghe/Thesis/mod_sim_exp/trunk/rtl/vhdl/ram/dpram_generic.vhd".<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;32<br>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<Mram_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<br>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<doutB>.<br>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<br>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<br>	inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<br>Unit&nbsp;<dpram_generic>&nbsp;synthesized.<br><br>=========================================================================<br>HDL&nbsp;Synthesis&nbsp;Report<br><br>Macro&nbsp;Statistics<br>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<br>&nbsp;32x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<br>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<br>&nbsp;6-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<br>&nbsp;6-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<br>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;17<br>&nbsp;1-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;8<br>&nbsp;2-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nb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&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;40&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<br><br>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<br>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;48<br>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;48&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4%&nbsp;&nbsp;<br>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;48&nbsp;&nbsp;&nbsp;&nbsp;16%&nbsp;&nbsp;<br>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;&nbsp;&nbsp;38&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;48&nbsp;&nbsp;&nbsp;&nbsp;79%&nbsp;&nbsp;<br>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4<br><br>IO&nbsp;Utilization:&nbsp;<br>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;77<br>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<br><br>Specific&nbsp;Feature&nbsp;Utilization:<br>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<br>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1<br><br>---------------------------<br>Partition&nbsp;Resource&nbsp;Summary:<br>---------------------------<br><br>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<br><br>---------------------------<br><br><br>=========================================================================<br>Timing&nbsp;Report<br><br>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<br><br>Clock&nbsp;Information:<br>------------------<br>-----------------------------------+------------------------+-------+<br>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<br>-----------------------------------+------------------------+-------+<br>rd_clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(empty)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;23&nbsp;&nbsp;&nbsp;&nbsp;|<br>wr_clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(full)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;25&nbsp;&nbsp;&nbsp;&nbsp;|<br>-----------------------------------+------------------------+-------+<br>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<br><br>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<br>----------------------------------------<br>-----------------------------------+------------------------+-------+<br>Control&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<br>-----------------------------------+------------------------+-------+<br>we_full_AND_3_o(we_full_AND_3_o1:O)|&nbsp;NONE(u0/Mram_RAM)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;8&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<br>-----------------------------------+------------------------+-------+<br><br>Timing&nbsp;Summary:<br>---------------<br>Speed&nbsp;Grade:&nbsp;-1<br><br>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;2.312ns&nbsp;(Maximum&nbsp;Frequency:&nbsp;432.526MHz)<br>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;1.104ns<br>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;0.742ns<br>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;No&nbsp;path&nbsp;found<br><br>Timing&nbsp;Details:<br>---------------<br>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<br><br>=========================================================================<br>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'rd_clk'<br>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;2.312ns&nbsp;(frequency:&nbsp;432.526MHz)<br>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;100&nbsp;/&nbsp;27<br>-------------------------------------------------------------------------<br>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.312ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;3)<br>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rp_4&nbsp;(FF)<br>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;empty&nbsp;(FF)<br>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_clk&nbsp;rising<br>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;rd_clk&nbsp;rising<br><br>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rp_4&nbsp;to&nbsp;empty<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<br>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in->out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:C->Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.808&nbsp;&nbsp;rp_4&nbsp;(rp_4)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.497&nbsp;&nbsp;Result<4>2&nbsp;(Result<4>)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I4->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.417&nbsp;&nbsp;wp_s[5]_re_OR_6_o4_SW0&nbsp;(N13)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;wp_s[5]_re_OR_6_o5&nbsp;(wp_s[5]_re_OR_6_o)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FD:D&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.011&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;empty<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<br>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.312ns&nbsp;(0.590ns&nbsp;logic,&nbsp;1.722ns&nbsp;route)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(25.5%&nbsp;logic,&nbsp;74.5%&nbsp;route)<br><br>=========================================================================<br>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'wr_clk'<br>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;2.312ns&nbsp;(frequency:&nbsp;432.526MHz)<br>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;152&nbsp;/&nbsp;28<br>-------------------------------------------------------------------------<br>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.312ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;3)<br>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wp_4&nbsp;(FF)<br>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;full&nbsp;(FF)<br>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_clk&nbsp;rising<br>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;wr_clk&nbsp;rising<br><br>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;wp_4&nbsp;to&nbsp;full<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<br>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in->out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:C->Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.808&nbsp;&nbsp;wp_4&nbsp;(wp_4)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.497&nbsp;&nbsp;Result<4>11&nbsp;(Result<4>1)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I4->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.417&nbsp;&nbsp;wp[4]_we_OR_11_o4_SW0&nbsp;(N11)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;wp[4]_we_OR_11_o5&nbsp;(wp[4]_we_OR_11_o)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FD:D&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.011&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;full<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<br>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.312ns&nbsp;(0.590ns&nbsp;logic,&nbsp;1.722ns&nbsp;route)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(25.5%&nbsp;logic,&nbsp;74.5%&nbsp;route)<br><br>=========================================================================<br>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'rd_clk'<br>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;34&nbsp;/&nbsp;33<br>-------------------------------------------------------------------------<br>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.104ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<br>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;re&nbsp;(PAD)<br>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;empty&nbsp;(FF)<br>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;rd_clk&nbsp;rising<br><br>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;re&nbsp;to&nbsp;empty<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<br>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in->out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.581&nbsp;&nbsp;wp_s[5]_re_OR_6_o3&nbsp;(wp_s[5]_re_OR_6_o3)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I2->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;wp_s[5]_re_OR_6_o5&nbsp;(wp_s[5]_re_OR_6_o)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FD:D&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.011&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;empty<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<br>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.104ns&nbsp;(0.523ns&nbsp;logic,&nbsp;0.581ns&nbsp;route)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(47.4%&nbsp;logic,&nbsp;52.6%&nbsp;route)<br><br>=========================================================================<br>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'wr_clk'<br>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;34&nbsp;/&nbsp;33<br>-------------------------------------------------------------------------<br>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.104ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<br>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;we&nbsp;(PAD)<br>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;full&nbsp;(FF)<br>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;wr_clk&nbsp;rising<br><br>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;we&nbsp;to&nbsp;full<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<br>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in->out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.581&nbsp;&nbsp;wp[4]_we_OR_11_o3&nbsp;(wp[4]_we_OR_11_o3)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I2->O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;wp[4]_we_OR_11_o5&nbsp;(wp[4]_we_OR_11_o)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FD:D&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.011&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;full<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<br>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.104ns&nbsp;(0.523ns&nbsp;logic,&nbsp;0.581ns&nbsp;route)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(47.4%&nbsp;logic,&nbsp;52.6%&nbsp;route)<br><br>=========================================================================<br>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'rd_clk'<br>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;35&nbsp;/&nbsp;35<br>-------------------------------------------------------------------------<br>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.742ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;0)<br>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;u0/Mram_RAM&nbsp;(RAM)<br>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;dout<31>&nbsp;(PAD)<br>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_clk&nbsp;rising<br><br>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;u0/Mram_RAM&nbsp;to&nbsp;dout<31><br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<br>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in->out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB18E1:CLKARDCLK->DOBDO15&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.742&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;u0/Mram_RAM&nbsp;(dout<31>)<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<br>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.742ns&nbsp;(0.742ns&nbsp;logic,&nbsp;0.000ns&nbsp;route)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(100.0%&nbsp;logic,&nbsp;0.0%&nbsp;route)<br><br>=========================================================================<br>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'wr_clk'<br>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;5&nbsp;/&nbsp;5<br>-------------------------------------------------------------------------<br>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.375ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;0)<br>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;level_1&nbsp;(FF)<br>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;level<1>&nbsp;(PAD)<br>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_clk&nbsp;rising<br><br>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;level_1&nbsp;to&nbsp;level<1><br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<br>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in->out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FD:C->Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;level_1&nbsp;(level_1)<br>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<br>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.375ns&nbsp;(0.375ns&nbsp;logic,&nbsp;0.000ns&nbsp;route)<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(100.0%&nbsp;logic,&nbsp;0.0%&nbsp;route)<br><br>=========================================================================<br><br>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<br>--------------------------<br><br>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;rd_clk<br>---------------+---------+---------+---------+---------+<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<br>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<br>---------------+---------+---------+---------+---------+<br>rd_clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;2.312|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<br>wr_clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;1.544|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<br>---------------+---------+---------+---------+---------+<br><br>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;wr_clk<br>---------------+---------+---------+---------+---------+<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<br>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<br>---------------+---------+---------+---------+---------+<br>rd_clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;2.171|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<br>wr_clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;2.312|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<br>---------------+---------+---------+---------+---------+<br><br>=========================================================================<br><br><br>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;10.00&nbsp;secs<br>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;9.75&nbsp;secs<br>&nbsp;<br>-->&nbsp;<br><br><br>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;416720&nbsp;kilobytes<br><br>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<br>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<br>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<br><br></PRE></FONT>

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