WISHBONE DMA/Bridge IP Core

I believe some tools will accept this however Xilinx's XST synthesizer 8.1.03i does not. Request change on the following two always statements.

wb_dma_pri_enc_sub.v line 101 - remove parameter pri_sel from sensitivity list:

// Select Configured Priority always @(pri_out_d0 or pri_out_d1 or pri_out_d2) case(pri_sel) // synopsys parallel_case full_case 2'd0: pri_out_d = pri_out_d0; 2'd1: pri_out_d = pri_out_d1; 2'd2: pri_out_d = pri_out_d2; endcase // always @(pri_sel or pri_out_d0 or pri_out_d1 or pri_out_d2) // case(pri_sel) // synopsys parallel_case full_case // 2'd0: pri_out_d = pri_out_d0; // 2'd1: pri_out_d = pri_out_d1; // 2'd2: pri_out_d = pri_out_d2; // endcase

II. wb_dma_ch_pri_enc.v - remove pri_sel from sensitivity list

// Select configured priority always @(pri_out0 or pri_out1 or pri_out2) begin case(pri_sel) // synopsys parallel_case full_case 2'd0: pri_out = pri_out0; 2'd1: pri_out = pri_out1; 2'd2: pri_out = pri_out2; endcase // case(pri_sel) end // // Select configured priority // always @(pri_sel or pri_out0 or pri_out1 or pri_out2) // case(pri_sel) // synopsys parallel_case full_case // 2'd0: pri_out = pri_out0; // 2'd1: pri_out = pri_out1; // 2'd2: pri_out = pri_out2; // endcase